11:52. SDC

[vreddy]

Някой може да ми обясни abt детайла инфо abt SDC файл ......

Уот Знам /:---- SDC ограничения има,

Setup & задръжте време информация, clk за всяка мрежа, синхронизиране на информация за STD клетки, блокове, IO подложки .. IO закъснения & пристанище карфици ,............... различно от това нищо повече? ?

Уот abt фалшиви пътека, многогодишен clk пътя, тя също така conatins или не?

PLZ направи правилния мен, ако
аз съм грешен

с уважение

 

[uday_das]

Да, SDC файл съдържа времето изключение пътеки
т.е. фалшиви път (set_false_path), multicycle път (set_multicycle_path), който се използва като инструмент, като надолу STA инструмент
др

 

[rjainv]

неговите опростен формат за преминаване времето изключения разбира от инструменти от различни доставчици ...
Той има само времето ограничения и изключения, а именно
1) часовник дефиниции, източник латентност
2) IO закъснения
3) multicycle пътеки
4) най-много забавяния
5) false_paths
6)
Дело анализ

 

[vreddy]

Благодарение Jain,

, но могат да се разработят и всеки един от тях .....

Благодаря предварително

 

[rjainv]

1) часовник дефиниции, източник латентност
всички create_clocks / create_generated_clocks да се определят на часовника източници
Източник латентност е пристигането на часовника на часовник източник точка
2) IO закъснения
Входящите забавяне или изход забавяне на сигнала в пристанищата на дизайна.
3) multicycle пътеки
Ако има multicycle пътеки във вашия дизайн.Целта е да се отпуснете настройка, и ако е необходимо, отпусни се държат изисквания.

4) най-много забавяния
Вместо да използвате часовник периода,
дай макс забавяне принуда, като равностойни на настройка на проверка.
Аналогично е налице
мин. закъснение принуда, като равностойни на задръжте проверка.
Има ползването варира ...
5) false_paths
Пътища, които по дизайн е известно, че е статично, или за текущата анализ са не му пука ...като тест режим / конфигурация сигнали
др ..
6)
Дело анализ
За да се развали времето дъги, които не съществуват в дизайна.Това е като пускането Ви чипа в една от възможните оперативни режими.Както тест режим / mbist режим / jtag режим на готовност или функционални
др ..