часовник разделение с VHDL?

[martur]

Здравейте аз имам проблем с VHDL. Всъщност, аз wrot на testbench файл, за да се симулира моя дизайн. в този файл и трябва да зададете определена стойност на сигнала по време на специално periode. така че аз се използва следния израз: CLK

 

[FvM]

Ако дизайна е посветен на последните FPGA семейство, трябва да използвате PLL множител часовник. В противен случай, няма добър начин. Закъснения Logic клетки могат да бъдат използвани, но са силно засегнати от процеса, напрежение и температура ("PVT") вариации. Или снабдяването с фактор 4-висока честота часовник.

 

[preet]

Скъпи Marter, трябва да прилагат брояч на N бита, ако имате нужда да се разделят на часовника от 2 на АЕЦ "N". ако имате specfic честота изискване, кажете ми подробно на Честотен вход, изход честота и "за" време отношение Preet

 

[alexan_e]

ОП е ясно по отношение на изискванията, той има часовник с период на 100ns (10MHz) и той иска да използва забавяне на 25ns, който е период на 40MHz, така, като FVM каза, че може да използват вътрешен часовник множител честотата ако са налични или външен часовник от 40 MHz. martur, приемем, че 100ns CLK е в момента основната (най-висока) тактова честота, на разположение във вашата система и не е часовник, който вече е разделена. Алекс

 

[TrickyDicky]

Уважаеми Marter, Вие трябва да прилагат брояч на N бита, ако имате нужда да разделят всеки часовник от 2 до властта "N". Ако имате specfic честота изискване, кажете ми подробно на входа Честотен, изходната честота и "" В момента Счита Preet

Това е само добро, ако използвате изхода на този брояч, като часовникът се даде възможност във вашия домейн база часовник. Това като цяло е лоша практика да се използват изхода от брояч часовник други регистри. Тя е много по-безопасно да се използва едно PLL

 

[preet]

Уважаеми TrickyDicky, PLZ разработва точка с пример. това ще ми позволи да разберем по-добре. Поздрави, Preet

 

[TrickyDicky]

Аз съм един пример - само лоши новини, за да се използва брояч като часовник за други устройства. Тя може да работи от време на време, но могат да станат ненадеждни без предупреждение и се влияе от температурата. Така че, вместо да го използва като часовник, се използва като часовник се даде възможност: [код] cnt_proc: процес (CLK) да започне, ако rising_edge (CLK), тогава CNT

 

[preet]

Уважаеми TrickyDicky, колко много могат да се разделят с помощта на PLL пожелания Preet

 

[TrickyDicky]

ще позволи толкова, колкото ЗОП. Вижте документацията за вашата конкретна FPGA. Обикновено можете да получите нищо от няколко MHz до 100т от MHz.

 

[jimmy_tag]

проверите ми код делител часовник: [URL = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Всичко за VHDL кодове, PCB Проектиране и AVR: VHDL код за часовник Divider [/URL]

 

[std_match]

проверите моя код делител часовник: [URL = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Всичко за VHDL кодове, PCB Проектиране и AVR: VHDL код за часовник Divider [/URL]

Това е добра на теория, но за един практичен дизайн, е по-полезно за генериране на часовник позволи (сигнал, че е висока само за един такт) или да използвате PLL. Не е препоръчително да се използва логика / регистрация / тригер изхода като часовник. Часовник позволяват се използва като това в VHDL:

 процес (CLK, rst_n) ако rst_n = '0 'след това - всички регистри за нулиране стойност elsif rising_edge (CLK) след това - той може да бъде полезно да има някои неща тук - например да определят часовник позволява до нула, ако clock_enable = "1" и след това - вършат работа тук свърши, ако крайна сметка, ако края процес;

Когато clock_enable = '0 'този процес ще продължи да е държавна. Часовник позволи обикновено се произвежда от същия часовник като верига, която го използва. С часовник ви дава възможност да има стабилна система с много и различни "часовници" (часовник позволява). Той е стабилен, защото всичко е с тактова честота от един и същ часовник.

 

[jimmy_tag]

Това е добра на теория, но за един практичен дизайн, е по-полезно за генериране на часовник позволи (сигнал, че е висока само за един такт) или използването на PLL. Не е препоръчително да се използва логика / регистрация / тригер изхода като часовник. Часовник позволяват се използва като това в VHDL:

 процес (CLK, rst_n) ако rst_n = '0 'след това - всички регистри за нулиране стойност elsif rising_edge (CLK) след това - той може да бъде полезно да има някои неща тук - например да определят часовник позволява до нула, ако clock_enable = "1" и след това - вършат работа тук свърши, ако крайна сметка, ако края процес;

Когато clock_enable = '0 'този процес ще продължи да е държавна. Часовник позволи обикновено се произвежда от същия часовник като верига, която го използва. С часовник ви дава възможност да има стабилна система с много и различни "часовници" (часовник позволява). Той е стабилен, защото всичко е с тактова честота от един и същ часовник.

код на сайта ми е Synthesizable . И това дава 100% мощност. Трябва да го опитате първо. И даде възможност за часовник, можете да директно да добавите сигнал ми код ..

 

[TrickyDicky]

код на сайта ми е Synthesizable . И това дава 100% мощност. Трябва да го опитате първо. И даде възможност за часовник, можете да директно да добавите сигнал ми код ..

Просто защото това е synthesisable doesn't означава добра идея да научи хората, че създаването на часовници в логиката е добра идея. Можете да го променят, да се каже, че "ОП" трябва да се използва като даде възможност на всяка друга вътрешна логика, а не като часовник.

 

[FvM]

Трябва да го променят, за да се каже, че "ОП" трябва да се използва като даде възможност на всяка друга вътрешна логика, а не като часовник

Но това не е проектиран като един цикъл-високо часовник дават възможност, отколкото 50% работен цикъл пулсации разделен часовник. Като цяло, мога да си представя някои случаи, където часовник делител служи това е целта, например генериране на външен изход часовник за периферно устройство, но повече случаи, когато часовника се даде възможност ще бъде предпочитан. Ако предположим, че, че вие не разполагате с PLL за генериране на часовник с нула закъснение, той може да бъде необходимо да се използва лошо разделен решение часовник за бавно домейн часовник. Но времето за затваряне на сигнали домейн пресичане ще добави някои допълнителни усилия дизайн. Заглавие на темата е донякъде подвеждащо по пътя, защото оригиналната публикация е всъщност иска часовник умножение, а от разделението.