часовник проблем

G

Guest

Guest
Проблемът е, че съм написал кода за моя проект и аз имам извършва функционална симулация.Сега аз искам да се стремя да постигна XC2S50 за моя проект.Работата е там, че аз пристанище извършва този вид на нещо преди това.аз имам Xilinx ISE 6.2 и аз знам как да го стартирате.

моята дизайн изисква въвеждане на часовник на 25MHz и една част от него се изисква часовник на 400Hz.Как бих свържете 25MHz часовник, за да ми FPGA и как да получа 400Hz часовник?фишът се споменава за около четири часа пина GCK0-GCK3.Как мога да ги използвам?и как ще получа 400Hz часовник от въвеждане на 25MHz (този фактор разделянето на 62500 !!!!!)

Какво друго трябва да знаете за изпълнение на проектирането в хардуера?

uptil сега вие ще сте разбрали да виждат моите предишни мнения, че IM пълен Noob в тази област, така че моля бъдете нежни към мен!

 
Е, ако можете да използвате външен кристал - просто използвайте нещо около тази честота, и ify OU има PLL на FPGA, можете да го разделят надолу.В противен случай, ще трябва да го разделим на код RTL.

 
spartan2 тъй като е по-ниска крайно устройство, аз се чувствам ф няма да б може да генерира 400 Hz от 25 MHz, които го използват вътрешните DLL CLK.
ITZ толкова по-добре да се изработи брояч с 16-битов точност, за да се генерира разделяне фактор на 62500, ако Ур други логически изисквания са по-малко.
Защото, ако ф имат плътно заедно дизайн, който едва ли може да се поберат в устройството,
U тогава няма да се б могат да се поберат тази борба вътре в устройството.
В този случай, U свържете 400 Hz като CLK вътр.

 
Renjith може ли да ми дадете примерен код за 16-битов брояч?

и още нещо.Влязох кода си в Xilinx ISE на обобщаващия доклад, но ми казва, че няма часовник сигнал в моя дизайн.Трябва ли да използвате някои специфични ключови думи за часовник на сигнала.Аз се опитах четене на документацията на Xilinx ISE но това допълнително ме бърка.Може ли някой да ме води една стъпка в даден момент и ми кажете как е част от код въведен с цел устройство Xilinx ISE?

Знам как се работи с Modelsim, но само защото това е първият път, Im като объркване с Xilinx ISE.но веднъж чрез IM с всички объркване болен се горе и тичане.

харесвам помагам !!!!!!!

 
Вярвам, че ще бъдат безопасни, ако сте използвали броячи за генериране на тази тактова честота 400 Hz, това може да стане чрез каскадно "Count могъл" броячи, всеки брояч ще даде възможност на следните брояч, когато броят достигне стойност, това може да бъде направено чрез 4 гишета, каскадна, както следва
две гишета до 25 късче
две гишета един брои до 5 и други брои до 5,
накрая на щифт верига ФР за изход 400 Hz,
Предпочитам, че малките броячи бъде първият се противопоставя на този начин е по-надежден

но това зависи от gatecount, че доставките от 400 Hz, вие може дори конкретни примери един bufg на сигнал, ако портата брой е голям.разбира се тази схема ще има фаза на разликата между 400 Hz и 25 MHz

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />
 
суперхетеродинен радиоприемник написа:и още нещо.
Влязох кода си в Xilinx ISE на обобщаващия доклад, но ми казва, че няма часовник сигнал в моя дизайн.
Трябва ли да използвате някои специфични ключови думи за часовник на сигнала.
 
суперхетеродинен радиоприемник написа:

Renjith може ли да ми дадете примерен код за 16-битов брояч?

 
Ehm Renjith мога да получа нещо в Verilog

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

аз имам не познават VHDL.

Sparc отколкото много за вашата загриженост.аз имам attatched на стенд за изпитване, че аз в симулирана Modelsim.болен ви дам един кратък преглед на това, което искам да направя.цялата система се състои от 4-битов UART на входа, тогава ела, тогава Хеминг енкодер и после 7-битов UART в края.на 4-битов UART работи по Baud от 2400 и отнема 4-малко думи, които са дадени на мура.продукцията на FIR отново е 4-малко.филтриране на данни е дадена на Хеминг енкодер, който кодира всеки 4-битов дума в 7-малко думата.след това малко 7 думата се предава в Baud на 9600.

аз съм възнамеряват да направят продукт за потребление или нещо подобно.IM просто го правиш с образователна цел.Аз дойдох с цялата идея след като имам малък интрото на Verilog и симулация с modelsim.Сега искат да разширят знанията си.

и още нещо.и съчетава FIR и Хеминг енкодер в един модул, защото и двете работи на 400Hz, а на предавателя и приемника да тече от основните 25MHz часовник.и освен това на 4-битов UART doesn't имат предаване страна, както и 7-битов UART doesn't са приемащата страна.Това беше направено, защото АЗ didnt искате те да изпълняват тези специфични цели.може да се питам защо didn't, че аз правя едно UART, че е както на получаване и предаване.и този, защото аз искам да получи 4-малко думи и предава 7-малко думи.

Надявам се, разбирате какво казвам.защото тя гледа на мен като че ли само IM оплакване

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Съжалявам, но трябва вход, за да видите този прикачен файл

 
Здравейте суперхетеродинен радиоприемник,
Опитах се синтезирането на Ур дизайн на ISE7.1 и на моята страна на синтез е наред.Той също дава на честотата на CLK, clk2, baud_clk.Инструментът поема 2 Глобална часовници от 4.Не мога да предоставя на синтеза резултати, ако искаш.Не са извършвани за симулация.Можете опитайте да инсталирате всички петна.Също така, U могат да преминат към ISE7.1, като уеб-издание може да бъде donloaded от сайта на Xilinx.

 
аз имам Xilinx ISE 6.2.01i и да получа същите резултати, както можеш.Аз също се извършва на изпълнение, място и начин на програмиране и генерира файл.но аз съм clk2 искате да бъде управлявано от външен часовник.Искам тя да бъде управлявано от CLK.за това ще ми трябва часовник разделител и аз нужда от него в Verilog.

лошо да се чака за вашия отговор

 
feel_on_on ако просто превъртете няколко мнения по-горе ще намерите описание и код на моя проект.

 
часовници, генерирани от вътрешната логика гишетата не са приемливи в PLD's, U да заобиколите това, но това е използване ще бъде много ограничен, защото всеки, ако този отчет като например:
IF (generated_clk'event и generated_clk = '1 ')

ще се тълкува "generated_clk", за да бъде въвеждане на ПИН-глобален часовник.

след това тук е няколко точки, за въвеждане предвид при развитието на вътрешния контрол часовници

1-те ще бъдат пуснати само сам в процесите senstivity списък.
2-тъй като те ще бъдат пуснати само можете да използвате промяна на нивото на часовника за синхронизиране на системата, тъй като процеси, когато започва промяна на нивото да се случи.тук е как да генерира до 400Hz часовник:

на 25MH часовник е часовник цикъл 40ns, и 400Hz има часовник цикъл
2500000ns, това означава, че всеки цикъл в 400Hz съдържа часовник
2500000ns/40ns = 62500 цикъл на 25MH, така че U ще направи брояч на 16 бита
, която е максимален брой от 65536 броя, и да направи процеса на увеличаване на
брояч съгласно 25MH часовник и да проверите дали тя достигна 62500 броя, или ако не го направи го превключва на сигнала представлява 400Hz, ако не
остане както си е,

успех.

ЗАБЕЛЕЖКА: Има DLL блокове в SPARTAN 2, които предвиждат също така честотната DIVIDER но те са LIMITID И имам навик работа в РУ случай, опитайте се да ги гледаш по-късно.

 
U може да ми каже diffrence между $ флип флоп капаче? ...

 
Да, флип флоп е край задейства, докато се задейства, капаче на ниво, а не край (възходящ или низходящ)http://www.allaboutcircuits.com/vol_6/chpt_7/5.html

 
суперхетеродинен радиоприемник написа:

аз съм clk2 искате да бъде управлявано от външен часовник.
Искам тя да бъде управлявано от CLK.
за това ще ми трябва часовник разделител и аз нужда от него в Verilog.лошо да се чака за вашия отговор
 
Ето друг начин.Аз се избегне използването нулиране където е възможно.Това работи в Modelsim и XST.Това би могло да бъдат опростени, ако не ви е грижа за 50% работен цикъл.

Код:

модул отгоре (CLK, clkout);

параметър делител = 25000000 / 400 / / трябва да бъде четен брой

вход CLK;

обл [15:0] Count = 0;

продукция обл clkout = 0;Винаги @ (posedge CLK) започва

брой <= брой == (делител / 2 - 1)?
0: брой 1;

clkout <= clkout (брой == 0);

приключвам

endmodule
 
на първо място, echo47, modelsim ми дава грешка, че го очаква ";" близо до "=".но все пак това е най-простият и код видя по време на този лов за най-добър часовник раздели код.

Sparc, часовникът работи purrrrfect дели!

аз имам attatched на Verilog кодове за двете modelsim симулация и Xilinx и малка презентация на проекта.Надявам се, че хора като него.и моля, направете вашите коментари
Съжалявам, но трябва вход, за да видите този прикачен файл

 
Modelsim грешка?Хммм - Аз бях с тази функция в продължение на години.Той не може да бъде правен Verilog, но това сигурно е хубаво удължаването, предвидено от Modelsim и XST.Бягам Modelsim SE 6.0d и ISE ISE 6.3i и 7.1i.

 
IM използване ModelSim 5.4a

но аз съм виждал тази практика, в книгата "Verilog HDL-Пътеводител за Дигитален Дизайн & Синтез".Обичам го по същия начин, но може би защото си IM използвате по-стара версия на modelsim, аз добивам този грешка.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top