часовник за "вход рег."

[fran6]

Здравейте, когато исках да имат стойност, захапва в един модул, аз винаги са прави: [код] модул my_module (CLK, myinput); вход тел CLK; вход тел myinput, рег. latch_myinput Винаги @ (posedge CLK) започват latch_myinput = myinput; края endmodule [/ код] С по-горе код, то е ясно, че входът е захапва синхронно до часовника на CLK. Един друг начин да засуче един вход, е да се декларират myinput като "вход рег.": [код] модул my_module (CLK, myinput); вход тел CLK; вход рег. myinput; endmodule [/ код] Аз съм се чудех, когато стойността на myinput актуализиран? Коя часовник се използва, за да предоставят този регистър? пожелания, Fran6

 

[semiconductorman]

Били ли сте опитвали съставянето на вашия Вторият метод ... Аз използвам modelsim и не то не се компилира и дава пристанище режим несъвместими с декларация ... , която е с право! Моето разбиране за обявяване на пристанището като проводник или REG е много проста ... ако ви се ще да се придаде стойност в начална / винаги блок REG използване друг да използва тел. No Input може някога да бъде assinged, така че няма смисъл да се обявява, че като REG тя винаги е тел. Синтез инструмент има много малко загриженост с рег. / тел .. bascially е по-полезна за simualtor. Ако не сте съгласни с мен, моля, направете поща ми обратно

 

[echo47]

Това е обикновено за бъг: latch_myinput myinput; Направете това вместо: latch_myinput

 

[fran6]

"вход рег." синтезира с Кварт, но и двамата сте добре, не прави никакъв смисъл. благодаря.