часовник зависими брояч

[whateva]

Искам да приложи логика в Verilog по такъв начин, че в продължение на 3 CLK цикъла на производство на логиката избира блок 1 вход на MUX, както и за останалите 4 CLK цикъла го избира друг вход.
Общо 7 CLK цикъла са необходими, аз искам да водят следите на цикъла затова искам да се използва брояч, който постепенно само когато положителен край на часовника идва, любезно ми кажеш как да го правя?
На второ място ще бариерата да зависи от данните, часовник или часовник система?

 

[dsocer]

U може да се използва обл [2:0].000 \ 001 \ 011 \ 010 \ 110 \ 111 \ 101 за прилагане на counter.It могат да бъдат направени като ФЩМ.
Мисля, че системата за CLK е по-добре.