часовник дърво

[seanwu]

Искам да използвам часовник на сигнала, и ми дизайн са posedge ФР и negedge ФР Синтезът DesignCompiler ми дизайн на две
часовници (по един за posedge FF, друг за negedge ФР).Как мога да
контрол в резултат синтез?

 

[seanwu]

Как да се предпазим DC инвертор добавя в часовника мрежа, и изберете ФР negedge?

 

[wadaye]

Здравейте seanwu:

DC винаги да се отнасяте часовника като "идеалния мрежа", и "не пипай" атрибут

преди оформление.Не се притеснявайте, буферните!

Имате право да използвате posedge CLK в RTL вашия код, за да се предотврати използването DC

negedge!

 

[horzonbluz]

Здравейте seanwu:
Можете да настроите атрибут часовник сигнали "е часовник, когато synthsis вашия дизайн.Инструментът DC определени Dont докосване върху своите мрежи часовник сигнал.Така че не се тревожи DC вмъкнете инструмент буфери в своите мрежи часовник сигнал.

 

[tom123]

можете да отделен nededge DFF в отделни модула и

се справят с тях.
seanwu написа:

Искам да използвам часовник на сигнала, и ми дизайн са posedge ФР и negedge ФР Синтезът DesignCompiler ми дизайн на две

часовници (по един за posedge FF, друг за negedge ФР).
Как мога да

контрол в резултат синтез?

 

[honeir]

Мисля, че все още добавите във вашия часовник инвертор пътя, дори ако сте задали на "set_dont_touch" понякога

 

[jjww110]

CLK употреба posedge в RTL кода си за предотвратяване на CLK DC negedge употреба