цифрови RTL филтър синтез в Verilog

[nijMcnij]

Здравейте всички,

Аз съм сравнително нов в областта на цифровата Asics, но аз имам достатъчно познания в Verilog.

Може ли някой моля дайте информация за това как определени коефициенти на филтъра за филтъра могат да бъдат използвани за разработване на реалния физически нещо в Verilog.

Много благодаря за помощта

 

[Aravind]

U могат да определят съвместно effiecient стойности в ROM.
да се освободи beheviour канал.
начална канала съвместно efiecient стойност трябва да се получи от MATLAB симулация.
U тогава тя може да актуализира според канал вариант.

 

[tarkyss]

ако coeffeicients са фиксирани
neednt можете да запишете coeffeicients в ROM
можете да ги фиксирани coeffeicient мултипликатор в Verilog

 

[maverick88]

Има ли кой да е добър Verilog Филтър дизайн примери?

 

[nijMcnij]

Благодаря U tarkyss и Aravind за ценните си отговори,

Аз съжалявам, че въпросът ми е малко неясно.

филтъра Искам да приложат е да се използват в една интегрирана ADC (фиксирани коефициенти), така че позволява поеме Искам да приложат филтър децимация ..... как да отида, за нейното прилагане в Verilog ?..... звуци лесен за U, но не и за мен

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />someome така че ако може да даде добър пример за хубаво, аз wuld наистина го оценявам.

много благодаря