странен проблем с DC

[fantaci]

АЗ излизам насреща на странен проблем при използване на DC да синтезира ми Verilog файла източник.В синтезиран ми netlist, а в някои модул няколко име проводници е много странно: \ * * 9614/U5/Z_0 клетка.За да се предотврати DC от производството на такова странно име кабели, аз използвам някои опции в моя ръкопис DC:

Define_name_rules my_name_rules case_insensitive ограничена "/ \ \ \ *" карта (( "\ * клетка \ *", "mycell"))
Change_names_rules my_name_rules йерархия

Но това все още не работи.
Имам нужда от помощ.

 

[CNZ]

опитвам този по-долу!define_name_rules Verilog-check_bus_indexing

change_names правилата Verilog-йерархия

определени hdlout_internal_busses вярно
определени bus_inference_style% S \ [% г \]

 

[fantaci]

Тя не работи

 

[CNZ]

Коя версия на DC, които сте използвали?