след синтез симулация

[omidsht]

Написал съм прост "и" в VHDL, функционална симулация в modelsim е наред, но когато го синтезират в ISE с xst и правя на модел за симулация на синтез на мнение, когато искам да я симулира в modelsim или questa SIM, казва, че някои сигнали, които не са обвързани!?! какво означава това "не е обвързана"? изглежда, че е инстанциира някои компоненти от библиотеката UNISIM! Какво да правя? благодарение напреднали Омид Шарифи tehrani

 

[pini_1]

В процеса на синтеза на някои от основните входове или изходи може да са били отстранени. Ако това се случи, отколкото имате Несъответствие между DUT, който дойде от XST и бившия си тест-пейка. Бих предложил да проверите нетната списък I / O RTL най-високо ниво. Може би тази работа, която съм публикувал на сайта ми може да помогне: По-долу показва как да се синтезира LEON процесор с XST, XILINX безплатен инструмент. LEON се основава на leon2-1.0.32 xst с някои модификации: засилено PCI ... http://bknpk.no-ip.biz/leon_i2c_syn/leon_i2c_syn.html Сайтът съдържа също така много VHDL / Verilog и система в самообучение малко проекти. http://bknpk. не-ip.biz