след синтез симулация

[lhsj81]

Здравейте всички,

Може ли някой да ми conirm как да се включват технологии файлове библиотека и необходимите UDP в синтезиран Verilog netlist, така че мога да тичам симулации използвайки ncsim?Аз съм просто искат да се провери функционалността на netlist, така че няма SDF разработването прави с времето проверите с увреждания.

Досега съм включват използване на библиотеки "включва директива (в netlist.v), е този правилен?Или трябваше да се използва "uselib?

Когато се включи "uselib директива, съставител хвърля грешка поговорка, че библиотеката при условие, че имам не могат да бъдат преведени на Lib = <lib> (аз използвам nclaunch / ncvlog / ncvhdl и RTL_compiler).

Благодарности,

 

[no_mad]

Здрасти,

Имате нужда от тази опция:
-Y <directory> libext. V -> Посочете Lib директория да се използва
-V <filename> -> Посочете Lib файл, за да се използва

На х-ви, термин тип> ncverilog-помогнат.
Ще видите всички възможности, тире подкрепа.

Надявам се, че помага.

 

[lhsj81]

Благодаря ви много за отговора,

Аз действително се чудех дали това може да се използва с VHDL стенд.

ncverilog изглежда да се вземе в Verilog testbench (или горната единица дизайн), тъй като ncverilog просто призовава всички три функции, ncvlog, ncelab, ncsim на един път.Моля, наказвай ме, ако греша.

Чудех се дали съм да направя това в nclaunch, в режим мулти стъпка.Кога и къде трябва да включва технологии Lib и файлове UDP?

Благодаря отново!

 

[no_mad]

Здравейте lhsj81,

Честно казано, аз не съм запознат с nclaunch мулти стъпка режим.По този начин, съжалявам, не мога да ти помогна много.

Може би, някой друг може да споделят своя опит с нас.Благодарности.

 

[lhsj81]

Здрасти,

Следях какво сте ми препоръчва в предишния отговор, който е използвал ncverilog команда.

Не мога веднага използвайте ncverilog в nclaunch командния ред за внос на Verilog netlist заедно с технологии libs и UDPs в worklib и се използва за генериране на ncshell компонент декларация на Verilog файла в VHDL.

Тогава провери cds.lib, и аз може да се види, че съответните технологии libs са били внесени правилно.Тогава съставила VHDL testbenches, без никакви грешки, а сега се натъкнах на друг проблем (който направих след вчера различно )....

Когато вече разработва проект, с графика за проверки, с увреждания, и когато го стартирам симулацията, следните сигнали са получени:
1) Когато възстановите е малък, всички резултати са инициализирани правилно
2) когато възстановите е висока, след 3 цикъла на входа часовник, всички изходи се превърне в "X" (да не се грижи), държавни

За да бъда честен, ако всички резултати са "X" ...дори не съм сигурен къде трябва да започне отстраняване на грешки ... Дали някой случайно знаеш какво може да греша?

Благодарности,