след синтез на функционални и резултатите от времето симулация?

[triquent]

Объркани за поста синтеза на функционални и резултатите от времето симулация Synopsys Дизайн Състав.Опитах се да симулира и синтезират декодер.Кодът е много проста.

модул за декодиране (в, изход);
вход [3:0] В;
продукция [15:0] Out;
присвоите OUT = 1'b1 <<по;
endmodult
част от тела код:
"срок 1ns/10ps
............
$ монитор ($ време ", в =% б (% г), се =% б", в, в, изход);
............
в = 4'b0000;
# 100 в = 4'b0001;
# 100 в = 4'b0010;
# 100 в = 4'b0011;
# 100 в = 4'b0100;
# 100 в = 4'b0101;
# 100 в = 4'b0110;
след синтеза на функционални и резултатите от времето симулация DC Състав:

0 в = 0000 (0), се = xxxxxxxxxxxxxxxx
1 в = 0000 (0), се = 0xxxxx0xx0xxxxxx
1 в = 0000 (0), се = 0000000x000x0xxx
1 в = 0000 (0), се = 000000000000000x
1 в = 0000 (0), се = 0000000000000001
100 в = 0001 (1), отворете = 0000000000000001
101 = 0001 (1), отворете = 0000000000000011
101 = 0001 (1), отворете = 0000000000000010
200 в = 0010 (2), OUT = 0000000000000010
201 = 0010 (2), OUT = 0000000000000000
201 = 0010 (2), OUT = 0000000000000100
300 в = 0011 (3), OUT = 0000000000000100
301 в = 0011 (3), OUT = 0000000000001100
301 в = 0011 (3), OUT = 0000000000001000
400 = 0100 (4), се = 0000000000001000
401 в = 0100 (4), се = 0000000000000000
401 в = 0100 (4), се = 0000000000010000
500 = 0101 (5), OUT = 0000000000010000
501 в = 0101 (5), OUT = 0000000000110000
501 в = 0101 (5), OUT = 0000000000100000
600 = 0110 (6), OUT = 0000000000100000
601 в = 0110 (6), OUT = 0000000000000000
601 в = 0110 (6), OUT = 0000000001000000

Можете да видите на продукцията не е съответстваща на входа.Има известно забавяне насам-натам на изхода.А някъде има някаква грешка.Мислите ли, че този синтез е успешен или не е?Има забавяне на продукция, съответстваща на входа се permittable в дизайна?

 

[eda_wiz]

Цитат:

Има забавяне на продукция, съответстваща на входа се permittable в дизайна?

 

[triquent]

Моят netlist е както следва: какво лошо има в това?
Как да получите комбинаторни 16:1 Mux с 16-битов входа и 4 малко след като изберете синтез?как да wirte кода?

модул за декодиране (в, изход);
вход [3:0] В;
продукция [15:0] Out;
тел n146, n147, n148, n149, n150, n151, n152, n153, n154, n155, n156,
n157;
N2P U37 (. Х (n146),. A1 (в [1]),. A2 (в [2]));
N2P U38 (. Х (n147),. A1 (в [1]),. A2 (n156));
N2P U39 (. Х (n148),. A1 (в [2]),. A2 (n157));
N2P U40 (. Х (n149),. A1 (n156),. A2 (n157));
N2P U41 (. Х (n150),. A1 (в [3]),. A2 (в [0]));
N2P U42 (. Х (n151),. A1 (в [3]),. A2 (n154));
N2P U43 (. Х (n152),. A1 (в [0]),. A2 (n155));
N2P U44 (. Х (n153),. A1 (n154),. A2 (n155));
N2P U45 (. X (от [15]),. A1 (n146),. A2 (n150));
N2P U46 (. X (от [14]),. A1 (n146),. A2 (n151));
N2P U47 (. X (от [13]),. A1 (n148),. A2 (n150));
N2P U48 (. X (от [12]),. A1 (n148),. A2 (n151));
N2P U49 (. X (от [11]),. A1 (n147),. A2 (n150));
N2P U50 (. X (от [10]),. A1 (n147),. A2 (n151));
N2P U51 (. X (от [9]),. A1 (n149),. A2 (n150));
N2P U52 (. X (от [8]),. A1 (n151),. A2 (n149));
N2P U53 (. X (от [7]),. A1 (n146),. A2 (n152));
N2P U54 (. X (от [6]),. A1 (n153),. A2 (n146));
N2P U55 (. X (от [5]),. A1 (n148),. A2 (n152));
N2P U56 (. X (от [4]),. A1 (n148),. A2 (n153));
N2P U57 (. X (от [3]),. A1 (n147),. A2 (n152));
N2P U58 (. X (от [2]),. A1 (n147),. A2 (n153));
N2P U59 (. X (от [1]),. A1 (n152),. A2 (n149));
N2P U60 (. X (от [0]),. A1 (n153),. A2 (n149));
V1N U61 (. Х (n154),. А (в [0]));
V1N U62 (. Х (n155),. А (в [3]));
V1N U63 (. Х (n156),. А (в [2]));
V1N U64 (. Х (n157),. А (в [1]));
endmodule
whizkid написа:Цитат:

Има забавяне на продукция, съответстваща на входа се permittable в дизайна?

 

[eda_wiz]

Може ли да кажете какво N2P и V1N клетки са ....
Моля, описание от Std клетка информационен лист.

Mux може да бъде изпълнена с обикновено изявление случай ..
Проверете Verilog книга от palnitkar.

 

[triquent]

Мисля, че V1N е инвертор и N2P е 2-вход и врата.какво можем да получим от клетката описание?
"срок 1 PS / 1 PS

"celldefine
модул V1N (Х, А);
вход А;
изход Х;

не # (43:127:215,54:159:270) М (X, A);
посочете
specparam
CDR2 $ Х = 400,
KCL_RISE $ X = 61,
KCL_FALL $ X = 41,
KCL2_RISE $ X = 61,
KCL2_FALL $ X = 54,
ODF $ X = 1800,
ILF $ A = 100;
(А -=> X) = (43:127:215,54:159:270);
endspecify "срок 1 PS / 1 PS

"celldefine

модул N2P (Х, А1, А2);
въвеждане на А1, А2;
изход Х;

и # (158:459:780,134:391:664) A (X, А1, А2);
посочете
specparam
CDR2 $ Х = 700,
KCL_RISE $ X = 31,
KCL_FALL $ X = 18,
KCL2_RISE $ X = 31,
KCL2_FALL $ X = 27,
ODF $ X = 3600,
ILF $ A1 = 100,
ILF $ a2 = 100;
(A1 => X) = (158:459:780,134:391:664);
(A2 => X) = (158:459:780,134:391:664);
endspecify
endmodule
"endcelldefine

endmodule
"endcelldefinewhizkid написа:

Може ли да кажете какво N2P и V1N клетки са ....

Моля, описание от Std клетка информационен лист.Mux може да бъде изпълнена с обикновено изявление случай ..

Проверете Verilog книга от palnitkar.

 

[ken_ooi]

Правите ли STA?Каква е вашата дизайн & ограничение времето?