G
giggs11
Guest
здрасти на всички,
Аз
се опитвам да изходни данни от дизайна I, изпълнявани на @ ltera APEX FPGA.Когато анализираме данните, които се outputted от пинов, изглежда има изкривяване, и данните, че е outputted е наред.Данните, свързани с производството на подложки за закрепване са пряко от регистъра.Така тя може да се предположи, стабилна между часовник ръбове.
Моят въпрос е: може шума се дължи на IO стандарт съм ползване, което е LVTTL.Да не би да се подобри, ако
аз съм с LVCMOS или някои други стандарт.Има ли все пак, поради намаляване на риска от данни се нарушава, когато се outputted от FPGA чип.
Благодаря предварително.
Аз
се опитвам да изходни данни от дизайна I, изпълнявани на @ ltera APEX FPGA.Когато анализираме данните, които се outputted от пинов, изглежда има изкривяване, и данните, че е outputted е наред.Данните, свързани с производството на подложки за закрепване са пряко от регистъра.Така тя може да се предположи, стабилна между часовник ръбове.
Моят въпрос е: може шума се дължи на IO стандарт съм ползване, което е LVTTL.Да не би да се подобри, ако
аз съм с LVCMOS или някои други стандарт.Има ли все пак, поради намаляване на риска от данни се нарушава, когато се outputted от FPGA чип.
Благодаря предварително.