решаване на този код Verilog

[naaj_ila]

рег. q0 q1, q2, q3, q4inside винаги Случай1) q1 = q0; q2 = q1 q3 = q2; q4 = q3 Случай2) q4 = q3; q3 = q2; q2 = q1; q1 q0 case3) q1

 

[abhikohli]

Има сериозно иска??? Аз не мисля, че ние сме тук, за да играят игри. 1444

 

[naaj_ila]

[Цитат = abhikohli ли сте сериозно питам??? Аз не мисля, че ние сме тук, за да играят игри. 1444 [/ цитат] хей abhi ... правя ф знаят, този въпрос е зададен в писмен тест (4 въпросителни) в OPEN SILICON .. и в интервю в SYNOPSYS към мен и каза, че един и същ отговор, но .. Искам да потвърдите .. това е една много, много важно question.do ф знам?? (НЕ МОГАТ ДА БЪДАТ ЗА U .. Но за FRESHERS) .. той е полезен въпрос за тези, които искат да се изправят интервюта .. Това не е смешно въпрос ..... ако аз питам truthtable и врата, след това е смешно .. Моля, не се опита да разубеди студенти добре .... това е моята молба

 

[vamsi_addagada]

Hi naaj IAM също са изправени пред този въпрос силиций writtn тест, аз имам отговор е първият случай, блокира се взема 1 filp флопа се conect този тип q0 = q4 вторият е conect на 4-флип флоп, третият е без блокиране е 4 filp флопа четвърта същото 4 ее vamsi

 

[reyge]

Аз съм начинаещ Verilog (и действително използване на Verilog в работата ми) и това е първият ми време, за да отговори на този вид проблем. Отне ми известно време да получите отговор .. може да ви споделя Verilog други въпроси в интервю за работа? благодаря.

 

[abhikohli]

Извинявам се Naaj.

 

[naaj_ila]

[Цитат = abhikohli] Извинявам се Naaj. [/ Цитат] хей abhi ви дава възможност да бъдат приятели си добре се случва такова .. ако думите ми hurted U PLZ ми прости ... да бъдат приятели .... твой приятел ... naaj_ila@yahoo.co.in [размер = 2] [цвят = # 999999] Добавено след 8 минути: [/ цветен] [/ размер] Хай reyge са ф freshe ????? ... Са се сблъскали близо около 10 компании интервюта ... ако са изправени пред някое интервю във всяка фирма, просто се свържете с мен .. аз мога да помогна, ф добре друг важен въпрос, зададен в synopsys {Race състояние в Verilog} Виж Винаги @ ( ) а = б; Винаги @ () B = А; тук има два винаги ststements изпълнява едновременно .. мога да решават дали в б или б навлиза в това е състояние на раса Надявам се, това е полезно за ф

 

[calm]

@ Трябва да следват винаги, това е senmatic грешка.

 

[reyge]

[Цитат] Хай reyge са ф freshe ????? ... Са се сблъскали близо около 10 компании интервюта ... ако са изправени пред някое интервю във всяка фирма, просто се свържете с мен .. аз мога да помогна, ф добре друг важен въпрос, зададен в synopsys {Race състояние в Verilog} Виж Винаги @ ( ) а = б; Винаги @ () B = А; тук има два винаги ststements изпълнява едновременно .. ние арго да реши дали ще в б или б, в, това е състояние на раса [/ цитат] Мда им някакъв вид на freshie .. ^ _ ^ Така че ако има състезание състояние, може да го все още могат да бъдат синтезирани? ако е програмиран в FPGA, какво ще бъде стойности на А и Б?