разпознаване на образи в Verilog (Word проблем)

K

kukurigu

Guest
А ограничен държавна машина разполага с един вход и един изход.Продукцията става 1 и след това остава 1, когато най-малко осем 0's са възникнали като суровини.Не вход ИЗЧИСТИ - голям проблем!

Как да проектират това в Verilog?...или идея за схематичен
Мога да ви помогна?

 
Може би не разбират напълно си пост, но мисля, че добавянето на нулиране принос към държавната машина, която определя държавата към първоначалното състояние да реши проблема.Той дори не трябва да бъде синхронизиран.

 
Проблемът е да се реши тази задача без вход RESET!

 
Защо ще ви изработи държавна машина (която съдържа последователно логика) без нулиране вход?Може би трябва да преразгледат своя дизайн.

 
Всеки проект може да добавите нулиране за решаване на първоначалното състояние.Ако вашият проект
не възстановите въвеждане на ПИН код, може би можеш да добавиш power_up нулиране съединение в своя дизайн.

 
Бих казал, че всеки проект, който използва последователни елементи трябва да добавите нулиране на сигнала, най-малко да се създаде на първоначалното състояние ...Можете не само мощност до пореден кръг и да се надяваме, че всички нейни елементи се инициализира в начина, по който желаете.Вместо да се опитва да намери начин да възстановите държавна машина без нулиране сигнал, аз ще се концентрират за това как може да добави нулиране сигнал на веригата.

 
Съгласен съм с вас, но въпросът е: възможно ли е без POR верига и проучване на въвеждане.

 
Вероятно бихте могли да скочи обратно от крайното състояние на първоначалното състояние, след като алгоритъм за разпознаване на образи открити по образец.Това ще работи, без да възстановите, но аз не знам как ще сложиш в машината, без да възстановите първоначалното състояние, ...

 
Всъщност Verilog версия ще работи, както е показано по-долу, тъй като "смяна"
Ще започнем с всички "X", след осем нули се премести в извън ще HI
и престой HI завинаги.
Версията порта няма да работи, тъй като "промяна" може да съдържа никакви
стойност от 0 до 255.Резултатът ще бъде вярна, само когато поне малко се signifiant HI.

модул FSM (в, изход);
въвеждане в;
продукция Out;
обл Out;
обл [7:0] смяна;
Винаги @ (negedge в) започва
смяна [7:0] = (смяна [6:0], 1'b0);
приключвам
Винаги @ (смяна) започва
ако (Shift == 0)
посочени = 1;
иначе се = 0;
приключвам
endmodule

С уважение,
Shell3

 

Welcome to EDABoard.com

Sponsor

Back
Top