разлика B / W тези два кода, аз чувствам, така добив същия резултат

[elexhobby]

Привет,
Аз съм начинаещ до Н VHDL четене Пери 9-ти човек.
Аз срещнал Foll код, там където DIN и CLK са в пристанищата н DOUT е вън пристанище --

СИГНАЛ q1, q2: Bit;
BEGIN
reg_proc: ПРОЦЕС
BEGIN
Wait Until clk'EVENT и CLK = '1 ';
q1 <= DIN;
q2 = q1;
КРАЙ процес;
DOUT <= q1 КОГАТО EN = '1 'ИНАЧЕ
q2;

Ето DOUT е обявена извън този процес.Аз не мога да видя тази разлика, че ще се извърши, ако DOUT изявление е подготвено в този процес.Знам, че има нещо общо с делта закъснения, но все още не мога да го разбера какво.

Plz ми помогне.Благодарности

 

[tkbits]

elexhobby написа:

Аз срещнал Foll код, там където DIN и CLK са в пристанищата н DOUT е вън пристанище --Код:

СИГНАЛ q1, q2: Bit;

BEGIN

reg_proc: ПРОЦЕС

BEGIN

Wait Until clk'EVENT и CLK = '1 ';

q1 <= DIN;

q2 = q1;

КРАЙ процес;

DOUT <= q1 КОГАТО EN = '1 'ИНАЧЕ

q2;

 

[bansalr]

Да, резултатите се, както е посочено от tkbits.
В DOUT ще се промени, веднага след като даде възможност е висока, независим от часовник.
Освен синтез на логика ще даде различен резултат в двата случая.

 

[elexhobby]

О теб ..Благодаря много!Ако сте разбрали ..

 

[Guest]

DOUT е асинхронен
не зависи от часовника на сигнала