проектиране на буферни усилвател

[bharathr87]

За да се създаде единство спечелят CMOS буфер усилвател (за 45nm технология):

Band Gap Референтен (BGR) Входящ: 1,2 _50 MV ( _ означава, плюс или минус)
Резултат: BGR _10V
Cload = 3.5pF или по-висока
Iload (настояща натоварване) 50uA
Vdd = 3.3V _300mV
IDC <100uA
PSRR> 60 db
FREQ: 1MHz
Температура: -45 до 125 степен CПоследно редактирано от bharathr87 на 03 март 2009 13:18; редактирано 1 път общо

 

[kishore2k4]

Тъй като няма да се нуждаят от висока мощност люлка можете да отидете за един етап телескопични cascode диференциални усилвател, който ще ви даде достойни спечелят с добри PSRR и ниска консумация на енергия.Основният проблем с това е системна офсет, които могат или не могат да отговарят на вашите спецификационен на BGR
10 СрН.

Освен това можете да отидете за типичен диференциални усилвател (сгънати cascode или диодни-балансирани натоварвания) с спечелят втори етап, който ще намали своя PSRR и също увеличи силата си потребление.

Също така има много вариации можете да пробвате с основните градивни елементи и изберете този, който подхожда за спецификациите на най-много.Можете също да търсите в различни техники, като получат повишаване
др
Вашият VDD е твърде висока за 45nm процес, да не използват изходни транзистори или някои други високо напрежение толерантни транзистори?

 

[bharathr87]

използват раз.усилвател с настоящите огледалото като първият етап е pmos CS като втори етап и да предоставят на отрицателна обратна връзка от 2-ри етап на 1-ви