програмиране помощ VHDL

[jene2in]

Когато се опитам да компоненти карта в рамките на процеса, всички компоненти се игнорират и не се признават.
Има ли някакъв начин да се използват компоненти в рамките на процеса?

 

[avimit]

Не се допускат до конкретни примери компонентите вътре в процеса.Чудя се защо бихте искали да направите това.
Кр.,
Ави
http://www.vlsiip.com

 

[Guest]

Каква грешка ли ти дам?Какво съставител U използвате?Мога U показват кода?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[jene2in]

Аз добре разбирам, че устройствата не може да бъде инстанция в процеса.Аз не знам дали мога да го обясня по-добре.

Алгоритъмът Аз съм се опитва да приложи използва като линия и в рамките на тази линия използва няколко компоненти, свързани най-вече разделение.Докато за кодиране с VHDL, не могат да използват по време на цикъл така че трябваше да замени ДОКАТО линия с часовник и ако изявление.Все пак, това няма; не работя като компонентите не може да бъде инстанция.Това е част от алгоритъма, че съм се опитват да изпълнят.Както можете да видите в ДОКАТО линия тя използва някои компоненти като LSR, MSR, които са доста големи програми за разделяне.Аз не знам как да се замени компоненти, ако съм на мястото на цикъл, докато с часовник процес ~ ~

П а ≠ 0 се
ако [a1a0] = 0, тогава А = А / 4, U = LSR (U, M)
ако D <2 след това
ако D = 1 и след това P = P - 1
иначе P = P - 2
D = D - 2
ELSIF A0 = 0, тогава А = А / 2, U = MSR (U, M)
ако D <1 и след това P = P - 1
D = D - 1
в противен случай
ако ([a1a0] [b1b0]) моден 4 = 0 тогава р = 1 друг р = -1
ако D ¸ 0, тогава А = (А QB) / 4, U = LSR (U QV, M)
ако D = 0, тогава П А П - 1
D = D - 1
иначе D =-D - 1, (A = (А QB) / 4, B = A)
(U = LSR (U QV, М), V = U)

 

[j_andr]

jene2in написа:

Алгоритъмът Аз съм се опитва да приложи използва като линия и в рамките на

линия, че използва няколко компоненти, свързани най-вече разделение /.../

 

[jene2in]

Благодаря за Вашия отговор.Той има смисъл.Предполагам, че следващият въпрос ще бъде компоненти трябва да бъдат използвани във всяка линия до условието е изпълнено, и всичко на входовете на компонентите са актуализирани от предишния цикъл, как да актуализирате входове.

Според моите познания предложението ви помага, ако има само едно повторение, но в алгоритъма на компонентите се използва всяка линия с актуална входове.Може да съм липсва нещо тук !!!!!!!!!!

Благодарности.

 

[j_andr]

jene2in написа:

следващият въпрос ще бъде / ... / как мога да се актуализира входове

 

[avimit]

Можете да използвате функциите VHDL INSEAD на компоненти, и след това можете да използвате тези функции, както те се използват в alogirhtm.
Например, ако VHDL функция се нарича MAX или MIN, тогава можете да използвате тези в процес;

signal_a <= MAX (signal_b, signal_c, signal_d, signal_e)

 

[jene2in]

Аз ще мисля за отговор от j_andr.Ще се опитам да работят по него и да видим дали това е wghat може да бъде направено.

За функциите, мога да конвертирате компоненти на функции, но както споменах по-рано ми компоненти са доста големи програми с делител, ехидна елементи в нея.Така че аз не съм сигурен дали мога да конвертирате ми компоненти за функции като компонентите, има и други елементи в нея.

Знам, че е доста объркваща.
Благодаря за всички отговори.