A
aaronhor
Guest
Здравейте, аз се сблъскаха с проблема изработи ми проект.
Като начало,
имам 3 VHDL блокове в моя проект, а именно DPWM, PID_compensator и ADC.Аз успешно са свързани DPWM и PID_compensator заедно и да се съберат, разработване тях без никакви грешки.Така че предполагам както на блока са ОК и готови да симулират.Проблемът възниква в ADC блок.Мисля, че възникне проблем, защото използването VHDL в който описва тя, а не verilog-AMS или vhdl-AMS.Следното съобщение за грешка се появява:
ncelab: * E, CFMPTC (.. / НС / zzz_adc / схематични / verilog.vams, 17 | 51): VHDL пристанище ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: ред 10, позиция 16) вид не е съвместимо с Verilog.
на correspong VHDL пристанището е:
Port (vdd: в реалния обхват 0,0 до 5,0;
вход: в STD_LOGIC;
нулиране: в STD_LOGIC;
изход: изложени STD_LOGIC);
съобщението за грешка се отбележи, че изхода пристанището е несъвместимо с verilog.
But I wonder is it due to input port vdd ?
Има ли реална тип подкрепени в този случай?
на свързване на модула Ползвам се копират от една използвани в ръководството за бърз старт.Просто копирате цялата свържете lib модул на отговорност и да го използвате.на свързване правило използвам е ConnRule_25V_mid.
Много благодаря
Като начало,
имам 3 VHDL блокове в моя проект, а именно DPWM, PID_compensator и ADC.Аз успешно са свързани DPWM и PID_compensator заедно и да се съберат, разработване тях без никакви грешки.Така че предполагам както на блока са ОК и готови да симулират.Проблемът възниква в ADC блок.Мисля, че възникне проблем, защото използването VHDL в който описва тя, а не verilog-AMS или vhdl-AMS.Следното съобщение за грешка се появява:
ncelab: * E, CFMPTC (.. / НС / zzz_adc / схематични / verilog.vams, 17 | 51): VHDL пристанище ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: ред 10, позиция 16) вид не е съвместимо с Verilog.
на correspong VHDL пристанището е:
Port (vdd: в реалния обхват 0,0 до 5,0;
вход: в STD_LOGIC;
нулиране: в STD_LOGIC;
изход: изложени STD_LOGIC);
съобщението за грешка се отбележи, че изхода пристанището е несъвместимо с verilog.
But I wonder is it due to input port vdd ?
Има ли реална тип подкрепени в този случай?
на свързване на модула Ползвам се копират от една използвани в ръководството за бърз старт.Просто копирате цялата свържете lib модул на отговорност и да го използвате.на свързване правило използвам е ConnRule_25V_mid.
Много благодаря