пречка за въвеждане на ПИН код в синтеза

[cafukarfoo]

Здравейте всички,

Имам нужда от консултации тук.

Имам въвеждане на ПИН код, който е данни за закрепване.Но някои от логика зависи от
нарастващите / падането на това въвеждане на ПИН.

Така например,
модул тест (A, B, C, D, CLK);
вход А;
вход C;
продукция Б;
изход Г;
вход CLK;

Винаги @ (posedge а) започва
B <= C;
приключвам

Винаги @ (posedge CLK) започва
D <= А;
приключвам

В този пример, флопа Б създаден с CLK ПИН, свързани с ПИН код.

Така че в ограничение файл, как трябва да ограничение А аз?

Благодаря предварително за вашата помощ.

 

[avimit]

1.Намирате се използва като часовник.Сигурни ли сте, че искате да направите?
2.Тъй като е часовник, имате muliple часовници.

Сега можете да ограничи А, по отношение на часовника CLK.и ще можете да ограничи С по отношение на часовника A.
Вие също така ще трябва да неверни пътя между clcok на домейн и домейн часовник CLK.
Кр.,
Ави

 

[anssprasad]

Здрасти,

В примера си дал и двете са знак за CLK сигнал и се очаква да бъдат определени като часовници в синтез.Тъй като ви е данни за закрепване разберете дали имате нужда да анализ времето на пътеки, които са в този часовник домейн.В зависимост от които вие или декларира пътеки часовник от А и неверни пътеки или като друг домейн часовник.

Благодарности
Прасад.
cafukarfoo написа:

Здравейте всички,Имам нужда от консултации тук.Имам въвеждане на ПИН код, който е данни за закрепване.
Но някои от логика зависи от

нарастващите / падането на това въвеждане на ПИН.Така например,

модул тест (A, B, C, D, CLK);

вход А;

вход C;

продукция Б;

изход Г;

вход CLK;Винаги @ (posedge а) започва

B <= C;

приключвамВинаги @ (posedge CLK) започва

D <= А;

приключвамВ този пример, флопа Б създаден с CLK ПИН, свързани с ПИН код.Така че в ограничение файл, как трябва да ограничение А аз?Благодаря предварително за вашата помощ.

 

[cafukarfoo]

Здравейте Avimit и anssprasad,

Всъщност много от вътрешната логика в моята дизайн ще използва А. данни
И главното часовник за моето намерение е CLK.

Така че, ако аз се определи като часовник, аз се чувствам нещо не е наред с това.

Много часовник gating за А ще оплакване от DC.

Аз мисля по-добър начин за справяне със ситуацията.Всяка промяна на
RTL или определят една игла в по-добър начин

 

[ljxpjpjljx]

Мисля, че променя RTL е най-добрия начин!

 

[cafukarfoo]

Здравейте ljxpjpjljx,

Ако в този случай, аз настоявам да се запази RTL, какво е най-добрият начин да се
ограничение на ПИН А за синтез план?

Благодарности.

 

[anssprasad]

Ако там е кой да е сигнал, че ще часовника въвеждане на флип флоп тогава няма друг изход, освен да го определят като часовник в DC.Ако забележите някакви моля да ме уведомите.

 

[cafukarfoo]

Здравейте anssprasad,

В моя случай има само 1 флопа карам от другите ПИН A. флопа карам с CLK ПИН.

Така че използването на "set_max_delay" и "set_min_delay" за флопа карам с ПИН-А
да е пречка за настройка и задръжте проверите времето.

Ако имаш по-добро мнение, моля да ме уведомите.благодарности.