попитам няколко въпроса около verilog синтез.

[triquent]

1) изразът "(А
Б <<1)" и "А (б <<1)" ще бъде sythesized на същите схеми, когато А,
Б е по-малко от 1?
2) Дали тя винаги е по-добре да споделите синтез твърде реши кога да се използват ресурсите на основата на споделянето дизайн принуда?
3) ще неизползваните входа се връзват с synopsys дизайн компилатор автоматично?
4) Има ли в жилищен часовник отнасят до часовника мрежа, която съдържа булеви функции, различни от буфери и инвертори в synopsys дизайн компилатор?
и не на жилищен часовник на мрежата трябва да бъдат ясно дефинирани в synopsys дизайн компилатор?
5) трябва да бъдат уточнени, получени часовници изрично за синтеза в synopsys дизайн компилатор?

 

[Guest]

Общо казано, да неизползвани IO артикули с фиксирана стойност,
може да свържете ги gnd

 

[kctang]

Моето мнение е да () за различните оператори.Въпреки че оценката последователност е определена в HDL езици (и в двете Verilog & VHDL), но съм виждал толкова много инструменти (симулатор, синтез инструменти), които не са съвместими поведение в различни версии.

Така че това е добра практика да се използват () да се групират различните оператори в своя израз.

 

[niuniu]

1) изразът "(А
Б <<1)" и "А (б <<1)" ще бъде sythesized на същите схеми, когато А,
Б е по-малко от 1?

ако аз не съм наред,
A
B <<1 средства (А Б) <<1, така че тя е различна от (б <<1).
DC ще синтез различна логика за двете изразяване.

2) Дали тя винаги е по-добре да споделите синтез твърде реши кога да се използват ресурсите на основата на споделянето дизайн принуда?

Базата на моя опит, че е по-добре решите първоначалната структура на потока от данни на основата на вашите изисквания.новата версия на DC може да направи някои работа за вас, но не можеш да я контролираш.

3) ще неизползваните входа се връзват с synopsys дизайн компилатор автоматично?
границата оптимизация, ще премахнете ненужните логика, но ако не се уточнява, пристанището ще бъде запазено, но не са свързани.

4) Има ли в жилищен часовник отнасят до часовника мрежа, която съдържа булеви функции, различни от буфери и инвертори в synopsys дизайн компилатор?
и не на жилищен часовник на мрежата трябва да бъдат ясно дефинирани в synopsys дизайн компилатор?
5) трябва да бъдат уточнени, получени часовници изрично за синтеза в synopsys дизайн компилатор?
Да.Обикновено не трябва отделна часовник генератор логиката на синтеза, тъй като имате нужда от други инструменти или ръчно Handel часовника път.

 

[haosg]

за 4.

Да, за тези, логика, както и DC PT antomaticly conisider като gated_clock ако продукцията на комбинаторни логика свържете с тригер или мандало или Макро CK
на пристанището.
ние не трябва уточнени.