Z
zhangpengyu
Guest
Здрасти
Искам да деление чип на ниво дизайн (Verilog PLI) на няколко части (6 части за exapmle), и използването VCS за симулиране на всяка част (6 VCS процеси тече успоредно), след това
Мога да разпространяват тези процеси на различни процесори (6-та ОМП, например), за да
ускоряване на симулацията.
Мисля, че е разпределени паралелно simulation.But аз не знам как тези процеси VCS комуникират помежду си.
Дали това е възможно за мен да направя това? Ли VCS подкрепа на това?Как тези процеси могат да комуникират помежду си?
Помощ моля!zhpy
Искам да деление чип на ниво дизайн (Verilog PLI) на няколко части (6 части за exapmle), и използването VCS за симулиране на всяка част (6 VCS процеси тече успоредно), след това
Мога да разпространяват тези процеси на различни процесори (6-та ОМП, например), за да
ускоряване на симулацията.
Мисля, че е разпределени паралелно simulation.But аз не знам как тези процеси VCS комуникират помежду си.
Дали това е възможно за мен да направя това? Ли VCS подкрепа на това?Как тези процеси могат да комуникират помежду си?
Помощ моля!zhpy