пауза комбинаторни обратна цикъл.

[xiongdh]

трябва да се комбинаторни обратна контур на всички условия?Как мога аз пауза комбинация обратна loop.What направете командата set_disable_timing правя на комбинаторни ciucuit в DA?

Благодаря!

 

[Guest]

комбинаторни обратна връзка трябва да се избягва, освен вашия са предназначени за изграждане на пръстен осцилатор, тъй като ще доведе до едно от две неща
1 - това ще пасат Сам логика: в този случай тя ще се добави нищо
2 - това ще пасат oposit логика: на възел ще разлюлявам по времеви период, равен на два пъти по пътя забавяне (т.е. osiclator пръстен ще бъде построен).

Вие можете да го било от
1 - изграждане на система от clocked постави DFF в обратната връзка с пътя, който натоварване стойността на ckock ръба.
2 - правят жилищен обратна връзка, но ви от грижи за gating сигнал времето по отношение на системата за функционалност

с уважение

 

[FNK]

Колко са тези combinatinol петелки се синтезира в първото място.Какво изгражда се избягва ...

 

[xiongdh]

"" "2 - правят жилищен обратна връзка, но ви от грижи за gating сигнал времето по отношение на системата за функционалност." ""Но жилищен обратна връзка не може да бъде призната от Вашингтон,
той все още се съобщава, че "Предупреждение: Забраната на времето дъга между колчета" H01 "и" N01 "на клетката" sbox/U524 ", за да се разчупи времето електрическа верига"

Как мога да се справят с това?и направи това време контур засяга съставят резултат, като например времето пътека изчисляване?

 

[Guest]

преди всичко трябва да се опита да избегне пишете код, който generte на комбинаторни обратна връзка, ако той е essaintial си дизайн да започнете търсенето на решение за него.Не използвайте DC.Но ако това е възможно да можете да публикувате Ур код и обяснява целта идея, за да можем да помогнем.

с уважение

 

[VSOP]

Ммм ...., аз не съм сигурен, че
съм права или не.Решаване на комбинаторни електрическа верига проблема не е необходима, ако използвате векторно базирани симулация, но тя е по-добре да бъде решен, ако приемане или STA или DFT в поток.Що се отнася до използването изключите времето команда развали времето цикъл, аз никога не го правят успешно през целия процес на синтез.След като дизайн е променен от Вашингтон, изглежда тези настройка са загубени.U е по-добре да извикам подкрепя от SYN (AT) psys, можете да споделите с нас, след като се разтвори.

 

[Guest]

Какво ще кажеш за напредъка с вас dehuixiong по отношение на този въпрос
с уважение

 

[xiongdh]

Благодаря на всички.
Аз правилно този проблем, като просто направете друго копие на комбинаторни съединение и разчупване на отклонение от verilog кодове.
Да намеря DC изчислява времето Пътя на комбинаторни circuilt отклонение повече от един път.Искам да повикате помощ от synopsys.But тяхна помощ не е безплатна.
Може да се set_false_path команда може да бъде полезна, но не знам как да направя с нея.