отдел VHDL

[yodathegreat]

Здравейте всички,

Търся за разделяне (цяло число) в VHDL,
но в много цикъл.(pipilned)

Защото разделянето си в един цикъл е много, много exprensive на моя FPGA.

Нормално е преминаването и изважда метод.

с най-добри пожелания

 

[eda_wiz]

http://www.csee.umbc.edu/help/VHDL/samples/samples.shtml # div_ser

опитайте това, моля