`определят ширина = 31 е позволено в Verilog

[alam.tauqueer]

Може ли някой да ми каже дали е обявена за макро определят като "определи" ширина = 31 "ще даде грешен синтаксис.
Или макро декларация, като това също е позволено.

С уважение
tauqueer