"на линия" в FPGA

[Shoaib]

Как мога да използвам за линия на FPGA.Трябва ми една оптимизирана.________________
Shoaib

 

[irum4]

Защото в LOWER_LIMIT да UPPER_LIMIT линия
<some operators>
края линия;

 

[Shoaib]

IM което търсите, е "Synthesizable код"

 

[the_penetrator]

използване генерира отчет в VHDL

това ще се създаде набор от елементи, както е описано в ... генерират линия за тялото

С-като за-декларация не е писано да бъде synthesizable

Наздравици

the_penetrator_in_extremisŠ
Последно редактиран от the_penetrator на 26-ти Март, 2004 13:36; Редактирано общо 1 път

 

[ZeleC]

ЕТИКЕТ:
Защото в <lower_limit> да <upper_limit> линия
<statement>
края линия;
- Например:
- Защото при 1 до 10 линия
- I_SQR (I): = Аз съм *;
- края линия;

 

[Fnk]

Предполагам, че на плаката се опитва да направи няколко последователни операции итеративно.А просто за линия, както е описано по-горе е безполезен в такъв случай, тъй като всички операции се извършват едновременно в HDLs.Използват държавни Машини за такъв случай.

 

[ydao]

Първо, аз трябва да кажа, "за линия" не е за FPGA директно, това е за синтеза на инструменти всъщност.Това е просто combintional изявление логика.синтеза инструменти ще calculte резултат на това уравнение логика и го картата, за да портите!
търсите в синтеза на софтуера на потребителя.

 

[Guest]

Не разбирам въпроса.А за самата линия не е synthesizable.
Синтезира означава хардуер превод.Хардуер може да доведе до използване на някои други твърдения, с ЗА линия, като генерират.Имате нужда във връзка с други изявления / функция, за да се разработи синтезирани верига.

забавяне (забави с технология)

 

[neocool]

ZeleC написа:

ЕТИКЕТ:

Защото в <lower_limit> да <upper_limit> линия

<statement>

края линия;

- Например:

- Защото при 1 до 10 линия

- I_SQR (I): = Аз съм *;

- края линия;

 

[edavio]

предполагат да не се използва електрическа верига, с код RTL.Трудно е да се поддръжка и разбиране.особено, synthesizor не поддържа състояние линия така:Защото в "начална точка" за "променлива" примка
...
...
...
края линия

 

[ashishjindal76]

HDL Ур, които използват за кодиране на Ур FPGA U?

Ashish

 

[Big Boy]

Трябва да използвате ограничен състояние-машина (FSM).

Вие също може да се използва прост брояч, увеличава на всеки часовник цикъл.

 

[bibo1978]

А за линия може да бъде синтезиран, ако и само ако неговите параметри са константи, иначе не може да се синтезира, можете да използвате вместо ФЩМ, което разбира се ще въведе забавяне, но можете да тръбопровод проектирането, или пък може да се използва асинхронни ФЩМ, която е силно indesirable в FPGA проекти главно поради пренасянето закъснения не са предсказуеми, така че например ФЩМ и газопровод може да направи това, което някога искате да.

този цял народ

 

[Guest]

Loops са synthesable
ако ограниченията са статични променливи
и функции в линия synthesable,
и синтезиран netlist отговарят на FPGA ресурси.
Всяка итерация е назначено в собствения си ресурс.
Това означава, че линия е напълно unrolled и от синтезирани.
Ето защо аз линия от 1 до 100
с тялото X * Y дава 100 паралелно разпространители.
Понякога вериги са много полезни.
Така например търсенето на линия за водещите 1 в вектор
дава отлична единица паритет проверка.

 

[Zerox100]

Можете да използвате за в HDL по всяко целево ниво (FPGA, ASIC).Но трябва да не Нещо.
1 - Да не се използва прекъсване или за излизане в.
2 - Да не се използва променлива дължина линия.
3 - Да не се използва сложни вериги.за пример "за (ако е (). IF ())".(това не винаги е добро решение, но понякога synthesizable).
4 - Опитайте се да използвате "генерира" отчети вместо "на линия".