на входа и на изхода declaraion като цяло в verilog

[Mkanimozhi]

Здрасти,
В verilog да декларират на входа и на изхода като цяло, ако ще правим е, как да се декларират, отговорете ми някой.kanimozhi.m

 

[rberek]

Входове и изходи на модулите са жици или регистри.Не integers.

Задачите могат да имат цяло суровини, но не са synthesizeable.RB

 

[cherukukeshav]

Здрасти,

според моите познания integers са synthesizable и ще inferr 32bit регистър.
Pls проверка и актуализация ..

Keshav

 

[rberek]

Както разбирам, integers са synthesizeable, но не могат да бъдат използвани за дефиниране на входа и изхода на модули.Само жица,
рег. и inout, или "логика" в случай на система Verilog, могат да бъдат използвани за пристанището дефиниции.

Току-що се опита определяне на пристанището като цяло и тя не работи за Synplify Pro.

Все пак, ако той работи за теб,
бих се интересуват да знаят какво синтез инструмента, който използвате.

RB

 

[teja321]

Опитайте да използвате

вход [31:0] signal_name;
продукция signal_name1 цяло число;