настройка закъснения при синтеза се осъществява

[ASIC_intl]

Здрасти

Искам да се определят стойности за вход и изход забавяне закъснение за синтезиране на дизайн с два часовници.

Някой има ли идея да се вземе решение за ценностите на входа и на изхода закъснението забавяне в конкретния случай на синтез?

Благодарности
ASIC

 

[Guest]

Здрасти,

Първоначално можете да ограничават вашата блокове Входно закъснение и изхода незабавно да бъде 60% от часовник-период.Така, че сте около 40% от времето на часовника период за вашия блок.Ако не сте в състояние да отговори на времето след това добре ли са прави.

Ако не сега какво да правя?
Тогава попитам как е времето за вашия блок, което е на ближния ти дава суровини за вашия принос пристанища, както и за когото ти дават продукция в изхода пристанища.

Провери дали си времето там е някаква граница, така че да можете да се отпуснете Вашия вход и изход забавяне принуда.

За подробности посетете
www.vlsichipdesign.com

С. Nikhil