T
Tomby
Guest
Привет,
Имам синтезирани, и изпълнете превеждате, карта, място и начин за virtexe FPGA в ISE5.1i но когато се опитам да симулират netlist че ISE5.1i генерира заедно с sdf файл получавам тези грешки.
# Време: 1733 PS повторение: 0 съд: / uart_tb/uart_top_postsim/u_550_linectlreg_3
# ** Грешка: C: / Xilinx / verilog / SRC / simprims / X_FF.v (54): $ Setup (negedge CE & & & (ce_clk_enable == 1): 1265 PS, posedge CLK: 1733 PS, 686 PS);
Той казва за грешка с настройка Засега малки от това, което трябва да бъде.Xilinx Ако не се погрижим за това автоматично, когато той е картографиране и премаршрутиране действителната FPGA да осигурява всички настройка и задръжте пъти на всички блокове са взети под внимание?
Tomby
Имам синтезирани, и изпълнете превеждате, карта, място и начин за virtexe FPGA в ISE5.1i но когато се опитам да симулират netlist че ISE5.1i генерира заедно с sdf файл получавам тези грешки.
# Време: 1733 PS повторение: 0 съд: / uart_tb/uart_top_postsim/u_550_linectlreg_3
# ** Грешка: C: / Xilinx / verilog / SRC / simprims / X_FF.v (54): $ Setup (negedge CE & & & (ce_clk_enable == 1): 1265 PS, posedge CLK: 1733 PS, 686 PS);
Той казва за грешка с настройка Засега малки от това, което трябва да бъде.Xilinx Ако не се погрижим за това автоматично, когато той е картографиране и премаршрутиране действителната FPGA да осигурява всички настройка и задръжте пъти на всички блокове са взети под внимание?
Tomby