може някой да ми кажете разликата между VHDL и Vrilog,

[guwen517]

Аз съм по-нова в тази област, може някой да ми каже какво предимство са те са отделно?
какъв език трябва да се учи,
За някои компания vhdl употреба,
а други използват vrilog, аз съм много объркана.
благодаря

 

[brmadhukar]

Не е много.
U може да използвате и двете да работят едновременно.
VHDL-популярни и смисъла телно да научиш

 

[eltonjohn]

Verilog и VHDL ..?
И двата езика са равностойни, .. в Sens, че можеш да направиш същите неща ..Логиката Синтез и симулация .. и можете да конвертирате от един до другата ..

Verilog е с по-малко constrainted Синтактична .. е малко като C ..за типове данни са малко ..Но достатъчно!

VHDL е на език, който бе замислен да се опише електронен хардуер и други механични системи ..В този Сенс VHDL е малко по-сложни
защото трябва да се определи или сделка с повече видове пратки. Така че е малко по-скоро Ada.Но за да uderstand езикът не е много сложно било.,,.Проблемът в двата езика е да се научите как да изразя това, което искам да правя в този език. Че когато е необходимо известно време, за да получат достатъчно познаване на двата езика.
Започнах с Verilog и сега съм само VHDL само аз не чувствам, че загубих някои предимства в verilog или тя е била основна постижение да научите VHDL ...те са еквивалентни ..Но аз мисля, че VHDL сега е по-широко ..ако ibuy оценка табла, примерите дойде в VHDL ..изследователската теза са най-вече направено в VHDL Виждам VHDL по-често, навсякъде този ден.

 

[videohu]

VHDL и Verilog само езика.Те двамата да хардуер дизайн.Ако имате някои backgrounding на езика C, ще го намерите лесно да овладеят Verilog.В бъдеще, verilog е по-популярен.

 

[Guest]

VHDL е по-възрастен и по-установена.Verilog е по-нова.
Най-популярен стандарт е VHDL.Не защото е по-добре, а защото това
е по-възрастен и по-установена.Можете да го видя като "C" и "Паскал" (или Delphi).

VHDL е много повече, отколкото лексикалните Verilog, по такъв начин, че да се постигне същото нещо, което трябва да въведете доста повече неща.А 100KB текст на VHDL източник файлове могат да бъдат равностойни на 50 ~ 75k на Verilog източник файл.

VHDL е предимно прави, когато някой организация пожела начин да изразят хардуерни функции като език.Verilog направя същото нещо, но е направен след години на нови открития и научни изследвания.За пример, FPGA не съществува или е неразрешим VHDL, когато е съществувала.Когато verilog бе bord, ASICs и FPGA са много по-доминиращи.В резултат на това, Verilog имат синтаксис да изрази по-ниско ниво функции, както порта ниво моделиране например.VHDL е по-високо ниво, въпреки че някои extentions са добавени да стигнем до по-ниско ниво, въпреки че
все още не е по-ниско ниво, както Verilog.

Все пак, има едно нещо, което липсва Verilog, VHDL, които имат, е библиотеки.В VHDL, Вие можете да създавате библиотеки, където в verilog, вие не може.В Verilog, трябва да имат всички изходния файл и го събират всичко, всеки път.Например, ако сте използвали няколко източника файлове, описващи АУ ядрото на един проект,
както и необходимостта да се използва, че ядрото на друг проект, трябва да транспортират и поддържат всички тези изходни файлове.

Някои казват, че повечето FPGA дизайнери използват VHDL, където ASIC дизайнери използват Verilog, макар че винаги има изключения.

Ако не знаете, но са запознати с програмиране languare като "С", след което Verilog, ще бъде много по-просто да се научат от VHDL, тъй като има много сходства с програмиране език.

Пример за 4 към 1 мултиплексор:

VHDL:

Код:Библиотеката IEEE;

използване IEEE.std_logic_1164.all;

използване IEEE.std_logic_unsigned.all;образувание if_ex е

порт (SEL: в STD_LOGIC_VECTOR (1 downto 0);

A, B, C, D: в STD_LOGIC;

MUX_OUT: изложени STD_LOGIC);

края if_ex;архитектурата поведение на if_ex е

започвамIF_PRO: процес (SEL, A, B, C, D)

започвам

ако (SEL = "00"), тогава

MUX_OUT <= А;

elsif (SEL = "01"), тогава

MUX_OUT <= B;

elsif (SEL = "10"), тогава

MUX_OUT <= C;

elsif (SEL = "11"), тогава

MUX_OUT <= D;

в противен случай

MUX_OUT <= "0";

край, ако;

края процес;края поведение;

 

[DrDolittle]

Главният разлика VHDL се използва в индустрията, а нивото Verilog се използва на университетско ниво.
Verilog е по-лесно да се научи, че VHDl.There много книги по тези теми в EDA.As списъкът е много iam curbed да даде на link.Make за търсене, и ще намерите more.Sorry за това.

С уважение
drdolittle

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[Guest]

на verilog е по-лесен за начинаещи, да се използва, тя е по-добре да разберат.след като сте добър в verilog ще намерите VHDL и verilog е най-същия очаквате някои ключови думи и граматика

 

[spauls]

VHDL Ada е базиран и C VErilog се основава език,
VErilog е просто да се научиш

 

[vibhute_r_p]

verilog ще създаде много проблеми в симулация, ако не сте decleared пристанището посоки & мрежи правилно.

Vhdl ще даде изработването време грешка в този случай