мога да може да включват 2 изявление, ако вътре в състояние Verilog

[Irfansw07]

Може ли някой да ми помогне в дава отговор, ако мога да включват 2 изявление, ако вътре в състояние VerilogA ....

Искам да кажа, когато пиша така
ако (а = 0 и B = 0) започва

Преди това твърдение е невярно в VerilogA и показва грешка
Може ли някой, моля те кажи ми как да пиша в правилна форма

Благодаря предварително

 

[Loktik_Vitalij]

Може би, ако (а == 0 и б == 0)
или
ако ((един == 0) & & (б == 0))