методология за проверка, които да се използват?

[vlsichipdesigner]

Здравей дизайнери,

, Ви моля да хвърли малко повече светлина върху проверката методика, която да се използва за чип

* Какво е най-добрата проверка език, за да се използва?
* Какво Всичко, което трябва да се грижи за най-добър дизайн ми testbench и да е преносимо, мащабируеми намира чипове, така че аз мога повторно използва максимално.
* Как да се провери 3-та страна
на ПР

Вашият мисли / прозрения на проверка методика е задължително.

молитвите си,
научете чип дизайн свободно не такси на всички!

чип дизайн стана лесно

http://www.vlsichipdesign.com

 

[ljxpjpjljx]

Сега системата verilog е много добре за проверка, OVM и VMM, този двумесечен проверка методика може да отнесе!
Въпреки, че ако вашият проект е свързан с някои algothrim, можете да използвате за изграждане на система С вашия моделиране!

 

[dtn_me]

Нова тенденция е система за проверка, както Verilog език, за да увеличат преносимостта и повторната употреба на туберкулозата функции.За комуникацията между различните слоеве на туберкулозата, OVM методика е предпочитан.

 

[ljxpjpjljx]

Въпреки това, до сега няколко фирмата ползват новата методика!

 

[amar2k904]

Здрасти,

Проверката методика за избор зависи от дизайна проблем в ръка.

1] сложни Algorithmic дизайн
дизайн може да бъде в systemc / verilog / vhdl
Вие можете да изгради testbench в systemc да провери algorithmic модел

След като провери алгоритъм го трансформирате в RTL използвайки някои поведенчески
синтез инструменти.на преобразувани RTL отново могат да бъдат проверени със същата
systemc testbench сте използвали за да провери behaviural algorimic модел.
По същия начин можете да използвате една и съща testbench за GLS както извор.
2] sdigital сложна обработка на сигнали дизайн
същата методика, посочени по-горе може да се използва.
Хората също така да използвате MATLAB в този случай

3] Други дизайни
Ние имаме различни HVLS и методики на разположение днес.

бъда comletely се трансформира в systemverilog
specman д ще бъдат там за малко повече време.

Ако дизайнът е ново, то винаги е за предпочитане да се използва
systemverilog базирани проверка на методологията OVM, VMM

двете методики са мощни и с добра поддръжка.
Тъй като и двете методики се използва ядрото systemverilog
език, ние DONT има проблем с езика.

Когато се сравняват openvera и specman Е, и двете са напълно
различни езици и методиките, построени върху тях са несъвместими.
systemverilog решава този проблем.хората могат да изгради своя собствена методология
използване на основната systemverilog езикSystemverilog е бъдещето на проверка.

BR
Amar

 

[anant]

И двете VMM & OVM са добри за проектиране testbenches използване systemVerilog.
ovm поддържа всички популярни езици systemVerilog, SystemC и Е.
vmm поддържа само systemVerilog & писти с VCS само.

 

[dtn_me]

Да.Може да се каже, че методиката ще изберете зависи от инструмента или продавач.
Ако ние използваме Synopsys VCS, ние може да се наложи да избирате VMM.Ако отида с Mentor, OVM е предпочитан.

 

[powell_chow]

Знам малко за проверка.Но, аз мисля, че SystemVerilog е най-добрият избор на проверка.

 

[paulki]

Здрасти,
Въз основа на инструмента за разходите,
уникалност (по отношение на двете Проектиране и проверка) на системата Verilog е # 1 избор, съществуват инструменти, налични на пазара за поведенчески синтез (Кейдънс C до Силициевата).Значи това може да ви помогне на архитектура - Проектиране-Проверка затварянето лесно.

Пол

 

[ashiram]

Сега е daya, Systemverilog е станал много популярен за функционална проверка.
Повечето от компаниите променят техните Verilog стенд за изпитване на системата verilog стенд за изпитване.
Партида Опа много понятия са въведени в systemverilog да се постигне reuseability на данни обекти

Благодарности,
RAM

 

[jayTudu]

Използвайте инструменти с отворен код ....Това са наистина много готино .......

Отидете на ВИС инструмент.ВИС е за LTL и CTL модел проверка .......