капаче

[lizeer]

Здрасти,
Аз съм с капаче в моя проект.какво трябва да вземе предвид, когато правите синтез и анализ на времето за моя проект?

 

[stay_in_chaos]

защо да не си използват само по време на резе Ур синтез.
U или могат да променят дизайна

 

[lizeer]

Ако в моята дизайн са двете капаче и флип-флоп, какво трябва да направя?

 

[tigerajs]

капаче, не е много добра, можете да промените U дизайн

 

[nand_gates]

Можете да използвате ключалки в Ур дизайн, но това ще усложни Ур работа
времето за анализ и DFT.

 

[lizeer]

Аз съм много нов в ASIC дизайн,
Можеш ли да обясниш как резе могат да окажат въздействие времето анализ и DFT?
благодаря ти ..

 

[eda_wiz]

За разлика от ФР Горен няма еквивалент сканиране клетки.Така че не можете да вмъкнете пълно сканиране по време на DFT ако себе си капаче.
График анализ може да бъде направено, но е трудно, отколкото само дизайн FF, тъй като обикновено синтез инструменти правим "Час по заеми" около ключалки.

провери тази страница, ако ф Не знам време заеми
http://www.synopsys.com/products/logic/design_comp_tb.html

 

[leonlin520]

край задейства или ниво на сигнала

 

[jjww110]

не трябва да използвате капаче, някои забрани компания в проектирането правило!

 

[zhustudio]

Към нов дизайнер, капаче винаги е проблем в синтез.Проверете вашите Verilog кода.Ако имате комбинаторни винаги блок, който е едно условие клон, вие ще получите капаче в синтеза.

Винаги @ (А или Б)
започвам
ако (а)
OUT = B;
/ / Не друго тук ще даде капаче
приключвам

Така можете да проверите Verilog кода, и да добавите друго условие за комбинаторни блокове.

Но опит дизайнер може да използвате капаче за намаляване на площ дизайн.и получавате малка мощност, както добре.

Горен език е труден компонент в проекта.То може да създаде затруднения при DFT, графика и дизайн.Но тя може да спаси площ и мощ.

MAGIC!