капаче до

S

sandeep_sggs

Guest
Здрасти
Какви са различните техники за да се избегне latchup?
Благодаря предварително

 
Здрасти,
Гарантиране на сигнала входа никога exeed доставка напрежения.Използвайте някои настоящи ограничаване на резистори, когато не винаги може да се избегне капаче.
С уважение,
Laktronics

 
Ние наистина трябва да знаете какво устройство сте говориш?FPGA?CMOS?TTL?Процесора и други полупроводници, които могат да се капаче

 
Предполагам, диво, и казват, че той; говори за FF.

Тогава аз ще поема той говори за Дж. ФР.

Но ако на ОП настоява да не отговаряте, тази тема трябва да се маркират затворени.

 
Бъдете сигурни, че захранването е пред прилагането на приноса към ЗК.
Бъдете внимателни, когато са налице няколко енергийни източници в печатната платка.
И както каза преди това се уверете, че нивото на входното напрежение е под напрежение ниво на мощност на ЗК.

 
Latch в CMOS технология е причинена от паразитни BJTs създадени между Източник / Drain разпространение в съседните н и р легирани субстрати, необходими за формиране на кладенци, където са MOSFETs.При определени обстоятелства (високо напрежение прилага до терминалите MOSFET) паразитни течения, направени от дупки и електрони, произтичащи от nMOS Източник / Канализация на съседни PMOs Източник / Drain (на база кръстовището на паразитните BJTs) може да бъде достатъчно силен, за да настроите в провеждането състояние на тези транзистори, които поради непредсказуемите топология, могат да комбинират в положителна обратна връзка текущата линия, че веднъж активирана предизвиква бързото увеличаване на тока в BJTs причиняват повишена консумация на енергия на чипа или дори повреда с трайни увреждания на съединение.
Поради факта, че блясък, който започва на огъня е наличието на високо напрежение на по-чувствителна част от IC са I / O и circuitries захранване, затова е важно да се осигури защита от над напрежения на изводите, свързани с тази част на чипа.
Latch до биха могли да бъдат предизвикани и от йонизиращи лъчения, които биха могли да генерират свободно такси в чипа дължи на сблъсък с високо енергийни частици в лавина стил.
А техниката силни, за да се latchup SOI (силиций На Insulator) процес, където N и P кладенци за MOSFETs са изолирани за намаляване на паразитните течения, но това е един много скъп процес.
При нормални производствени процеси капаче на риск може да бъде намалена след някои правила за проектиране, както и осигуряване на минималните разстояния между N и кладенци P, или чрез добавяне на сляпо колектори или охрана пръстен diffusions, които са силно легирани зона между или около п н и кладенци, които се използват да улови безплатно такси, избягвайки по този начин активирането на паразитни кръстовища.

С уважение
Mowgli

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top