как мога да подобря FIFO времето?

[ackqin]

Използвам SPARTANIII овен вътрешния блок като FIFO, но времето не може да задоволи ми изискване, подробно е както по-долу:
Имам нужда 125MHz скорост, но овена данни могат да се прилагат само за 100MHZ, как мога да подобря скоростта.

благодаря, ackqinГрафик ограничение: TS_lclk = ПЕРИОД TIMEGRP "LCLK" 7.5 НЧ ВИСОКО 50%;

20913 позиции анализирани, 63 момента откритите грешки.(63 настройка на грешки, задръжте 0 грешки)
Минимален срок е 9.989ns.
-------------------------------------------------- ------------------------------
Slack:-2.489ns (изискване - (данни път - Clock Skew пътя несигурност))
Източник: xmt_scheduler/addq_fifo/addq_fifo/B8.B (RAM)
Дестинация: xmt_scheduler/addq_fifo/addq_dout_6 (FF)
Изискване: 7.500ns
Данни път Забавяне: 9.970ns (нива на логиката = 3)
Clock Skew път:-0.019ns
Източник Часовник: lclk_BUFGP нараства в 0.000ns
Дестинации Часовник: lclk_BUFGP нараства в 7.500ns
Часовник Неопределеност: 0.000ns
График подобряване на съветника
Данни Път: xmt_scheduler/addq_fifo/addq_fifo/B8.B да xmt_scheduler/addq_fifo/addq_dout_6
Забавяне тип Забавяне (NS) логически ресурс (а)
---------------------------- -------------------
Tbcko 2,394 xmt_scheduler/addq_fifo/addq_fifo/B8.B
нетно (fanout = 1) 3,044 xmt_scheduler/addq_fifo/addq_fifo/N942
Tif5 0,796 xmt_scheduler/addq_fifo/addq_fifo/BU197
xmt_scheduler/addq_fifo/addq_fifo/BU203
нетно (fanout = 1) 0,000 xmt_scheduler/addq_fifo/addq_fifo/N8868
Tif6y 0,342 xmt_scheduler/addq_fifo/addq_fifo/BU216
нетно (fanout = 1) 0,358 xmt_scheduler / addq_fifo / addq_dout_ <6>
Tilo 0,551 xmt_scheduler/addq_fifo/_n0025 <6> 9
нетно (fanout = 1) 1,459 CHOICE1368
Tsrck 1,026 xmt_scheduler/addq_fifo/addq_dout_6
---------------------------- ---------------------- -----
Общо 9.970ns (5.109ns логика, 4.861ns път)
(51.2% логика, 48,8% маршрут)

 

[echo47]

Ако ли да ни кажете точно кои чип, който използвате, и да ни покаже своя дизайн, може би някой може да ви помогне по-добре.

"Данните път Забавяне: 9.970ns (нива на логиката = 3)" - Това изглежда бавен само за три нива на логиката.Може би си оформление е разтегнат дълги маршрути.

 

[ackqin]

echo47, благодаря.
Използвам xc3s400 -4, аз само използвате тази FIFO в FPGA, всички на сигнала е в FPGA.
Това спестява FIFO си данни, и аз ще прочета, когато имах нужда.затова искам да знам, но данните се скоростта на FIFO не могат да удовлетворят изискването ми 125MHz, така че аз искам да знам има ли някакъв начин да предоставя информацията по-бързо вън от FIFO.

 

[echo47]

Това може лесно да отидете FPGA 125 MHz, така че вероятно е някъде неефективност в проектирането FIFO.Това е всичко, което мога да кажа, без да виждат на дизайна.

Ако имате coregen, опитайте да го използвате, за да направи FIFO.Може да имате повече късмет.