как да спрем брояч

[Guest]

Здравейте frz,
Да аз имам спре контра след един цикъл на брой, че и той не трябва да се повтаря addresss.do U hve идея?

 

[Engineer_Bob]

просто декодира брояч мощност за производство на сигнал, че е активен, когато удари на максимум и монтирам, че сигнал за нулиране, може би и с действително нулиране за да ви позволи да започнете да го пускат отново.Просто го описват в VHDL

Боб

 

[echo47]

Моля обяснете по-ясно това, което започва и спира своя брояч, и какво означава да не се повтарят с адреса.
Използвате ли VHDL, Verilog, схематични, или нещо друго?

 

[kavitha_bonthu]

може да ви elobarate въпроса

 

[nxtech]

Искаш ли един брояч цикъл?Искаш ли да правим един модул определени брояч.Начало броя си с това, което стойността, която трябва вече да бъде определен само една стойност.

Е

 

[sameem_shabbir]

Използвайте някои сигнал например stp_cntr

я присвои стойност 0, когато броячът достигне стоп стойност
as chip enable for counter

употреба stp_cntr
като чип даде възможност за борба

 

[Guest]

в моя проект, имам нужда от 2 се съхранява в регистър всяка 64 масив с 8 bits.then аз имам към викам един по един на използване брояч.тези битове се обработват (размножаване) и след това отново се върнал към register.hw да направят това в Verilog? сега поставяне на кода аз се опитах за 4 bits.plz правилно това.
модул module1 (IN1, in2, IN3, IN4, out1, out2, out3, out4, CLK, нулиране, добавя);
вход [255:0] IN1, in2, IN3, IN4;
продукция [3:0] out1, out2, out3, out4;
въвеждане на CLK, Reset;
продукция [5:0] добавите;
обл [3:0] u_r [0:63];
обл [3:0] u_r1 [0:63];
обл [3:0] u_r2 [0:63];
обл [3:0] u_r3 [0:63];
Винаги @ (posedge CLK)
започвам
/ / цяло число I;
/ / за (I = 0; I <= 63; I = I 1) започва
/ / U_r = IN1 [((I * 4) 3)

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Тъжен" border="0" />

I * 4)]
/ / Край
/ / край
u_r [0] = IN1 [3:0];
u_r [1] = IN1 [7:4];
u_r [2] = IN1 [11:8];
u_r [3] = IN1 [15:12];
u_r [4] = IN1 [19:16];
u_r [5] = IN1 [23:20];
u_r [6] = IN1 [27:24];
u_r [7] = IN1 [31:28];
u_r [8] = IN1 [35:32];
u_r [9] = IN1 [39:36];
u_r [10] = IN1 [43:40];
u_r [11] = IN1 [47:44];
u_r [12] = IN1 [51:48];
u_r [13] = IN1 [55:52];
u_r [14] = IN1 [59:56];
u_r [15] = IN1 [63:60];
u_r [16] = IN1 [67:64];
u_r [17] = IN1 [71:68];
u_r [18] = IN1 [75:72];
u_r [19] = IN1 [79:76];
u_r [20] = IN1 [83:80];
u_r [21] = IN1 [87:84];
u_r [22] = IN1 [91:88];
u_r [23] = IN1 [95:92];
u_r [24] = IN1 [99:96];
u_r [25] = IN1 [103:100];
u_r [26] = IN1 [107:104];
u_r [27] = IN1 [111:108];
u_r [28] = IN1 [115:112];
u_r [29] = IN1 [119:114];
u_r [30] = IN1 [123:120];
u_r [31] = IN1 [127:124];
u_r [32] = IN1 [131:128];
u_r [33] = IN1 [135:132];
u_r [34] = IN1 [139:136];
u_r [35] = IN1 [143:140];
u_r [36] = IN1 [147:144];
u_r [37] = IN1 [151:148];
u_r [38] = IN1 [155:152];
u_r [39] = IN1 [159:156];
u_r [40] = IN1 [163:160];
u_r [41] = IN1 [167:164];
u_r [42] = IN1 [171:168];
u_r [43] = IN1 [175:172];
u_r [44] = IN1 [179:176];
u_r [45] = IN1 [183:180];
u_r [46] = IN1 [187:184];
u_r [47] = IN1 [191:188];
u_r [48] = IN1 [195:192];
u_r [49] = IN1 [199:196];
u_r [50] = IN1 [203:200];
u_r [51] = IN1 [207:204];
u_r [52] = IN1 [211:208];
u_r [53] = IN1 [215:212];
u_r [54] = IN1 [219:216];
u_r [55] = IN1 [223:220];
u_r [56] = IN1 [227:224];
u_r [57] = IN1 [231:228];
u_r [58] = IN1 [235:232];
u_r [59] = IN1 [239:236];
u_r [60] = IN1 [243:240];
u_r [61] = IN1 [247:244];
u_r [62] = IN1 [251:248];
u_r [63] = IN1 [255:252];
приключвам
Винаги @ (posedge CLK)
започвам
u_r1 [0] = in2 [3:0];
u_r1 [1] = in2 [7:4];
u_r1 [2] = in2 [11:8];
u_r1 [3] = in2 [15:12];
u_r1 [4] = in2 [19:16];
u_r1 [5] = in2 [23:20];
u_r1 [6] = in2 [27:24];
u_r1 [7] = in2 [31:28];
u_r1 [8] = in2 [35:32];
u_r1 [9] = in2 [39:36];
u_r1 [10] = in2 [43:40];
u_r1 [11] = in2 [47:44];
u_r1 [12] = in2 [51:48];
u_r1 [13] = in2 [55:52];
u_r1 [14] = in2 [59:56];
u_r1 [15] = in2 [63:60];
u_r1 [16] = in2 [67:64];
u_r1 [17] = in2 [71:68];
u_r1 [18] = in2 [75:72];
u_r1 [19] = in2 [79:76];
u_r1 [20] = in2 [83:80];
u_r1 [21] = in2 [87:84];
u_r1 [22] = in2 [91:88];
u_r1 [23] = in2 [95:92];
u_r1 [24] = in2 [99:96];
u_r1 [25] = in2 [103:100];
u_r1 [26] = in2 [107:104];
u_r1 [27] = in2 [111:108];
u_r1 [28] = in2 [115:112];
u_r1 [29] = in2 [119:114];
u_r1 [30] = in2 [123:120];
u_r1 [31] = in2 [127:124];
u_r1 [32] = in2 [131:128];
u_r1 [33] = in2 [135:132];
u_r1 [34] = in2 [139:136];
u_r1 [35] = in2 [143:140];
u_r1 [36] = in2 [147:144];
u_r1 [37] = in2 [151:148];
u_r1 [38] = in2 [155:152];
u_r1 [39] = in2 [159:156];
u_r1 [40] = in2 [163:160];
u_r1 [41] = in2 [167:164];
u_r1 [42] = in2 [171:168];
u_r1 [43] = in2 [175:172];
u_r1 [44] = in2 [179:176];
u_r1 [45] = in2 [183:180];
u_r1 [46] = in2 [187:184];
u_r1 [47] = in2 [191:188];
u_r1 [48] = in2 [195:192];
u_r1 [49] = in2 [199:196];
u_r1 [50] = in2 [203:200];
u_r1 [51] = in2 [207:204];
u_r1 [52] = in2 [211:208];
u_r1 [53] = in2 [215:212];
u_r1 [54] = in2 [219:216];
u_r1 [55] = in2 [223:220];
u_r1 [56] = in2 [227:224];
u_r1 [57] = in2 [231:228];
u_r1 [58] = in2 [235:232];
u_r1 [59] = in2 [239:236];
u_r1 [60] = in2 [243:240];
u_r1 [61] = in2 [247:244];
u_r1 [62] = in2 [251:248];
u_r1 [63] = in2 [255:252];
приключвам
Винаги @ (posedge CLK)
започвам
u_r2 [0] = IN3 [3:0];
u_r2 [1] = IN3 [7:4];
u_r2 [2] = IN3 [11:8];
u_r2 [3] = IN3 [15:12];
u_r2 [4] = IN3 [19:16];
u_r2 [5] = IN3 [23:20];
u_r2 [6] = IN3 [27:24];
u_r2 [7] = IN3 [31:28];
u_r2 [8] = IN3 [35:32];
u_r2 [9] = IN3 [39:36];
u_r2 [10] = IN3 [43:40];
u_r2 [11] = IN3 [47:44];
u_r2 [12] = IN3 [51:48];
u_r2 [13] = IN3 [55:52];
u_r2 [14] = IN3 [59:56];
u_r2 [15] = IN3 [63:60];
u_r2 [16] = IN3 [67:64];
u_r2 [17] = IN3 [71:68];
u_r2 [18] = IN3 [75:72];
u_r2 [19] = IN3 [79:76];
u_r2 [20] = IN3 [83:80];
u_r2 [21] = IN3 [87:84];
u_r2 [22] = IN3 [91:88];
u_r2 [23] = IN3 [95:92];
u_r2 [24] = IN3 [99:96];
u_r2 [25] = IN3 [103:100];
u_r2 [26] = IN3 [107:104];
u_r2 [27] = IN3 [111:108];
u_r2 [28] = IN3 [115:112];
u_r2 [29] = IN3 [119:114];
u_r2 [30] = IN3 [123:120];
u_r2 [31] = IN3 [127:124];
u_r2 [32] = IN3 [131:128];
u_r2 [33] = IN3 [135:132];
u_r2 [34] = IN3 [139:136];
u_r2 [35] = IN3 [143:140];
u_r2 [36] = IN3 [147:144];
u_r2 [37] = IN3 [151:148];
u_r2 [38] = IN3 [155:152];
u_r2 [39] = IN3 [159:156];
u_r2 [40] = IN3 [163:160];
u_r2 [41] = IN3 [167:164];
u_r2 [42] = IN3 [171:168];
u_r2 [43] = IN3 [175:172];
u_r2 [44] = IN3 [179:176];
u_r2 [45] = IN3 [183:180];
u_r2 [46] = IN3 [187:184];
u_r2 [47] = IN3 [191:188];
u_r2 [48] = IN3 [195:192];
u_r2 [49] = IN3 [199:196];
u_r2 [50] = IN3 [203:200];
u_r2 [51] = IN3 [207:204];
u_r2 [52] = IN3 [211:208];
u_r2 [53] = IN3 [215:212];
u_r2 [54] = IN3 [219:216];
u_r2 [55] = IN3 [223:220];
u_r2 [56] = IN3 [227:224];
u_r2 [57] = IN3 [231:228];
u_r2 [58] = IN3 [235:232];
u_r2 [59] = IN3 [239:236];
u_r2 [60] = IN3 [243:240];
u_r2 [61] = IN3 [247:244];
u_r2 [62] = IN3 [251:248];
u_r2 [63] = IN3 [255:252];
приключвам
Винаги @ (posedge CLK)
започвам
u_r3 [0] = IN4 [3:0];
u_r3 [1] = IN4 [7:4];
u_r3 [2] = IN4 [11:8];
u_r3 [3] = IN4 [15:12];
u_r3 [4] = IN4 [19:16];
u_r3 [5] = IN4 [23:20];
u_r3 [6] = IN4 [27:24];
u_r3 [7] = IN4 [31:28];
u_r3 [8] = IN4 [35:32];
u_r3 [9] = IN4 [39:36];
u_r3 [10] = IN4 [43:40];
u_r3 [11] = IN4 [47:44];
u_r3 [12] = IN4 [51:48];
u_r3 [13] = IN4 [55:52];
u_r3 [14] = IN4 [59:56];
u_r3 [15] = IN4 [63:60];
u_r3 [16] = IN4 [67:64];
u_r3 [17] = IN4 [71:68];
u_r3 [18] = IN4 [75:72];
u_r3 [19] = IN4 [79:76];
u_r3 [20] = IN4 [83:80];
u_r3 [21] = IN4 [87:84];
u_r3 [22] = IN4 [91:88];
u_r3 [23] = IN4 [95:92];
u_r3 [24] = IN4 [99:96];
u_r3 [25] = IN4 [103:100];
u_r3 [26] = IN4 [107:104];
u_r3 [27] = IN4 [111:108];
u_r3 [28] = IN4 [115:112];
u_r3 [29] = IN4 [119:114];
u_r3 [30] = IN4 [123:120];
u_r3 [31] = IN4 [127:124];
u_r3 [32] = IN4 [131:128];
u_r3 [33] = IN4 [135:132];
u_r3 [34] = IN4 [139:136];
u_r3 [35] = IN4 [143:140];
u_r3 [36] = IN4 [147:144];
u_r3 [37] = IN4 [151:148];
u_r3 [38] = IN4 [155:152];
u_r3 [39] = IN4 [159:156];
u_r3 [40] = IN4 [163:160];
u_r3 [41] = IN4 [167:164];
u_r3 [42] = IN4 [171:168];
u_r3 [43] = IN4 [175:172];
u_r3 [44] = IN4 [179:176];
u_r3 [45] = IN4 [183:180];
u_r3 [46] = IN4 [187:184];
u_r3 [47] = IN4 [191:188];
u_r3 [48] = IN4 [195:192];
u_r3 [49] = IN4 [199:196];
u_r3 [50] = IN4 [203:200];
u_r3 [51] = IN4 [207:204];
u_r3 [52] = IN4 [211:208];
u_r3 [53] = IN4 [215:212];
u_r3 [54] = IN4 [219:216];
u_r3 [55] = IN4 [223:220];
u_r3 [56] = IN4 [227:224];
u_r3 [57] = IN4 [231:228];
u_r3 [58] = IN4 [235:232];
u_r3 [59] = IN4 [239:236];
u_r3 [60] = IN4 [243:240];
u_r3 [61] = IN4 [247:244];
u_r3 [62] = IN4 [251:248];
u_r3 [63] = IN4 [255:252];
приключвам
брояч count1 (CLK, нулиране, добавя);
тел [1:0] u_rr, u_ri, u_r1r, u_r1i, u_r2r, u_r2i, u_r3r, u_r3i;
присвоите out4 = u_r3 [добави];
присвоите out3 = u_r2 [добави];
присвоите out2 = u_r1 [добави];
присвоите out1 = u_r [добави];
out1 присвоите u_rr = [1:0];
out1 присвоите u_ri = [2:1];
out2 присвоите u_r1r = [1:0];
out2 присвоите u_r1i = [2:1];
out3 присвоите u_r2r = [1:0];
out3 присвоите u_r2i = [2:1];
out4 присвоите u_r3r = [1:0];
out4 присвоите u_r3i = [2:1];
тел [255:0] i1, м2, I3, М4;
тел [3:0] О1, О2, О3, О4;
тел [5:0] аййг;
ROM rom1 (i1, м2, I3, М4, О1, О2, О3, О4, CLK, нулиране, аййг);
тел [1:0] v_rr, v_ri, v_r1r, v_r1i, v_r2r, v_r2i, v_r3r, v_r3i;
тел [1:0] re0, im0, re1, im1, re2, im2, RE3, im3, RE4, im4, RE5, im5, re6, im6, re7, im7;
присвоите v_rr = o1 [1:0];
присвоите v_ri = o1 [3:2];
o2 присвоите v_r1r = [1:0];
o2 присвоите v_r1i = [3:2];
o3 присвоите v_r2r = [1:0];
o3 присвоите v_r2i = [3:2];
присвоите v_r3r = O4 [1:0];
присвоите v_r3i = O4 [3:2];
radix2 rad1 (u_rr, u_ri, v_rr, v_ri, re0, im0, re1, im1, часовник);
radix2 rad2 (u_r1r, u_r1i, v_r1r, v_r1i, re2, im2, RE3, im3, часовник);
radix2 rad3 (u_r2r, u_r2i, v_r2r, v_r2i, RE4, im4, RE5, im5, часовник);
radix2 rad4 (u_r3r, u_r3i, v_r3r, v_r3i, re6, im6, re7, im7, часовник);
тел indx, дават възможност;
тел [9:0] outt1, outt2, outt3, outt4, outt5, outt6, outt7, outt8;
twiddlerom twr1 (индекс, да позволи, outt1, outt2, outt3, outt4, CLK);
/ / Тел [1:0] D_R1, D_C1;
/ / Signed_complex multiplier1 (re0, im0, outt1, outt2, D_R1, D_C1);
/ / / / Signed_complex multiplier2 (re0, im0, outt1, outt2, D_R1, D_C1);
endmodule
модул за борба (C, ALOAD, Q);
вход С, ALOAD;
продукция [5:0] Q;
Аз цяло число;
обл [5:0] TMP;
Винаги @ (posedge С)
започвам
IF (ALOAD)
TMP = 6'b000000;
в противен случай
TMP = TMP 1'b1;
приключвам
присвоите Q = TMP;
endmodule