как да проектирате асинхронни четат и пишат регистър

[floatgrass]

Здравейте, всички
Искам да различни часовник домейн да четат и пишат file.How регистър да се справят с metastablility проблем?

благодарности!

 

[arnarendra]

Предполагам, че може да удвои часовника на управляващи сигнали, използвани за четене / запис, който ще се избегне проблемът metastability.

 

[muralicrl]

Здрасти,

Можете да напишете и чете от паметта с условие да се избегне metastability, както следва

write_clk <= CLK;
read_clk <= НЕ write_clk;

 

[akshay.raoy]

FIFO използва за тази цел.

 

[floatgrass]

Благодаря за всички отговори.

молбата ми е
CPU пишат и четат данни от конфигурация се регистрира в някои тактова честота, но двигателя хардуер използват тези данни, както конфигурация входните сигнали.

1 двойна часовник за контрол сигнали, тези контролни сигнали, включително пишат и четат възможност, не, включително адрес, данни за автобус?

2 памет схема е добър избор, но ми напишете адреса на сигнала е автобус, но не са длъжни да четат регистър адрес, аз просто искам да се свърже тези регистри данни за хардуера си на входните сигнали.

3 FIFO е схема не се използва за този случай, тъй като не може да осигури случаен достъп.

 

[WzWzWz]

Може би ръкостискане е по-добре за вашия проект, пишете на данни с един часовник и пораждат флаг, да посочи данни е готов да четат, четат сигнал четат данни със синхронизира флаг.и обратно.