как да пиша по-долу Verilog код в VHDL

[tarkyss]

B = {1'b1}, не е константа

 

[Kukaz]

б

 

[tarkyss]

б е std_logic_vector за пример = 4 след това б = 1111

 

[echo47]

Аз не знам много VHDL, но в Verilog Мисля, че [цвят = кафяв] B = {1'b1} [/ цветен] е синтактична грешка. Може би сте [цвят = кафяв] B = {a {1'b1 }};[/ цвят], но това е грешка прекалено, ако повторение множител [цвят = кафяв] [/ цветен] не е константа.

 

[tarkyss]

Съжалявам, Константин, определени с "определи

 

[Kukaz]

Аз в 0-1 контур б (I)

 

[echo47]

Или нещо подобно: б

 

[aji_vlsi]

[Цитат = tarkyss] съжалявам, Константин, определени с "определят [/ цитат] Опитайте се да използвате VHDL агрегати за него. Прочетете ЧЗВ: www.vhdl.org/comp.lang.vhdl/ Ако това "а" определя размера на "б", тогава просто: б '1 '); HTH Ajeetha WWW noveldv.com