какво мога да направя след синтез?

W

wolfkin

Guest
Здравейте, Уважаеми колеги, аз имам синтез на моя дизайн. Но, аз не знам какво мога да направя в бъдеще, моля някой да ми каже! благодаря!
 
Уважаеми wolfkin Тогава защо синтез за :) След синтез, може да направи един от по-долу според изисквания: 1. След Simualtion 2. FPGA проверка 3. Разпределение Април пожелания, chip123
 
Здравейте, chip123, благодаря ви много! този дизайн е интерфейс на ADC. ADC е обратнопропорционална, така че, за избягване на IP entanglemant, тя трябва да се променят някои части, като интерфейс. и са синтезирали дизайн и симулират от hspice, аз не знам какво трябва да направят други произведения. Аз върша преди предния край работа и не докосвайте обратно края на работа, така че, аз не могат да отговарят дали аз правя правилно и почтеност. Благодаря & най-добри пожелания! wolfkin
 
за проекта ASIC, вие трябва: 1) Официално проверка или симулация 2) дърво часовник генерира 3) Място и маршрут 4) ДРК + LVS 5) Официално проверка или симулация 6) Timing анализира
 
ви чип е г-жа. Мисля, че трябва да направите окончателен Simulate с РК (пост-SIM) след оформление. това е за целия чип, а не само един блок. и вие ще правите нещо за тест. всички тези неща се правят до края на предния, не обратно края. нормално. пожелания.
 
Благодаря много! Аз ще направя тези! , aegean.chou, са китайски? АЗ СЪМ! thansks и най-добри пожелания! wolfkin
 
Уважаеми wolfkin Защо мисля, че в Егейско море са китайски? :) Как се прави смесен сигнал симулация за вашия проект? С какви инструменти?
 
по прякор Егейско! името отделен с точка, и част posfix, Чоу, че е Джоу на китайски, но като цяло Чжоу не rgard, име на английски език. Затова мисля, че в Егейско море е китайски. ОК? най-добри пожелания! wolfkin
 
за цифрова логика, не трябва да се симулира, като подправка. просто след синтез симулация, HDL ниво е достатъчно!
 
Здравейте, Wolfkin: Можете да пуснете вашата ниво порта симулация, преди да започнете вашия автомобил място и маршрут или пуснати в един FPGA. Ако направите сканиране на вмъкване, можете да започнете вашия ATPG. От coures, трябва да проверите вашия дневник синтез на първо място. Проверете времето нарушенията, площ, използването на клетки .... уверете се, че си syntheser завърши работа, тъй като това, което искате ... :)
 
Ако сте готови с кодиране и симулация, тогава първо на всички, трябва да прочетете ръководството за синтеза инструмент, който използвате. Тя ще ви разкаже за всички стъпки. Можете да получите актуализираните ръководства от Xilinx, Altera и Mentor Graphics "Леонардо спектър от техните интернет страници. MultiSim е друг много добър инструмент, който предоставя смесен сигнал симулация.
 
Здравейте, аз съм familliar с FPGA дизайн, както и аз направих един малък проект за ASICS. Моят въпрос е за P & R и Макс дизайн за ASIC (CMOS Technologie на всяко ниво), какви са инструментите, че трябва да използвате?? За маската дизайн, това е един автоматизиран процес, или аз трябва да го направя купите ръчно??? Благодаря за вашата помощ
 
[Quote = wolfkin] Здравейте, Уважаеми колеги, аз имам синтез на моя дизайн. Но, аз не знам какво мога да направя в бъдеще, моля някой да ми каже! благодаря! [/ цитат] След синтез Можете 1. се прибера вкъщи и спят 2. можете да направите повече (безкрайни) работа, включително и FV, DFT, CKgen, P & R, Postsim, STA ...... Ако правите Смесен сигнал, а след това се опитайте Hspice (Nanosim, / Hsim / Starsim използва, ако Ур дизайн са твърде големи) симулация в транзистора ниво. (Да, вашите цифрови порта на CMOS транзистори наистина)
 
Един дизайн поток е поредица от стъпки, за да проектират ASIC 1. Дизайн влизане. С помощта на език за описание на хардуер (HDL) или схематично влизане. 2. Logic синтез. Произвежда netlist-логически клетки и техните връзки. 3. Система за разделяне. Разделете една голяма система в ASIC-малки парчета. 4. Prelayout симулация. Проверете да видите, ако правилно проектните функции. 5. Floorplanning. Подредете блоковете на netlist върху чипа. 6. Практики. Вземат решение за местоположението на клетки в един блок. 7. Маршрутизация. Направете връзките между клетките и блокове. 8. Добив. Определяне на устойчивост и капацитет на взаимно свързване. 9. Postlayout симулация. Проверете да видите дизайн все още работи с добавени товари на свързване.
 
Здравейте аз мисля, че това се решава от вас имат за цел! често аз syntheis, VHDL код, за да видите времето и начина на ползване източник! можем да видим, ако използването на източника е разумно или не, и отнемаща време е твърде дълъг! ние може да се осъществи малко тел или нещо друго [/ код]
 
Здравейте, След синтез сканиране вмъкване и след това да генерира вашите ATPG тестови вектори. След това вземете netlist задния P & R, а след това, което правите след оформление времето анализа и физическата проверка. Вие трябва да направите формална проверка след всеки етап да, че netlist има същата функционалност. Благодаря,
 
съм обичала мед "отговора на този човек казва, TAPE OUT ... ЯКО мед я държи
 
преди оформление симулация времето за оформление на предварително анализира след оформление след оформление симулация след оформление времето, анализира
 
Вие се времето за проверка на поведение преди да се стигне до физически.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top