има нужда от помощ да се разбере раз / сравнение betw C & Verilog

[kalpana.aravind]

Здравейте всички,Бих искал да знае разликата между програмиране C и Verilog.
Какви са сравнения може да се направи между двете.
Interms функционалности / синтаксис или с оглед на други функции.
моля пишете на сравнението / разликата между тези две програмни езициБлагодаря & уважение,
Kalpana

 

[eltonjohn]

и на двата езика са равностойни syntax.Verilog е проектиран да се използва езикът С sytaxic като модел. Но голямата разлика е, че езика C е пореден език и Verilog е паралелен език хардуер описание ... една описва операции, за другите в момента ..Другите също изразява свързване на модули .. Така да се сравнят две неща, които са предназначени да бъдат използвани в много различни Domaines е трудно ..като каква е разликата между pinaple и ябълка ..
Последно редактиран от eltonjohn на 26-ти януари 2007 4:36; Редактирано общо 1 път

 

[maks10]

Аз съм съгласен, че концепцията на време е там в Verilog.
Но isn't, че ние може да има закъснения в езика С, могат да бъдат по изпълнение на нула линия.Защо точно е HDL изисква? ..Pls NE един отговор ...

 

[gharuda]

В в обработката на данни в засегнатите, в не описва за хардуерната част.

В Verilog потока от данни е загрижен, използван за проверка и логично да се преведат на дизайн в схематичен ciruit с взаимно свързване между вратите.

 

[cheelgo]

да бъдат по-подробно,
може само в моделиране по-високо ниво - от обработката на данни гледна точка.
Verilog се опитам да опиша с изпълнението на схема, времето, съвпадащ взети под внимание.
, но в момента, SystemC са предназначени за цел да обедини празнина.
ще видим.