за грешка, генерирани от Design_analyzer от synopsys (DDX-2)

[Aminos]

Аз се опитвах да синтезира моя проект използва design_analyzer и анализиране на стъпка работи правилно, но изработването стъпки генерира това съобщение:
"ГРЕШКА: в мултипликатор, connectionto пристанище дизайн" "А" на съд "half_multiplier_0" е твърде тесен. (DDX-2)

може някой да ми помогне моля да разрешите този проблем,

Благодаря Ви предварително,

Aminos

 

[gliss]

Има пристанища различни размери?Коментар на HDL, че сте tyring да синтезира.

 

[Aminos]

пристанищата са различни размери, но IM, като използвате само на бита, които трябва:
Например
Предполагам, че: std_logic_vectot (5 downto 0)
една Б: (std_logic_vector 10 downto 0),
Сложих в VHDL ми код:
A => B (5 downto 0),

функционална симулация (Modelsim) преди synthezis работи правилно, PBL е по време на synthezis

 

[gliss]

A => B (5 downto 0)

трябва да бъдат:

A <= B (5 downto 0);

 

[Aminos]

Да, но аз знам, че този сигнал е instanciation на компонент:
half_multiplier: мултипликатор
порт карта (
A => B (5 downto 0),
.
.
.
);

 

[gliss]

Аз не знам дали всички синтезатори могат да се справят subelement асоциации.Можете ли да опитате друг синтезатор?

 

[Aminos]

За съжаление не, защото ще трябва отново да работи само по този ynthesizers, имате ли някакви други идеи да се избегне този проблем?

 

[gliss]

Друг отколкото да автобуса ширини на едни и същи, не.
Изтеглете безплатна синтезатор като Xilinx ISE и да го тествате.Може би това е просто DC, че е проблем.Съдбоносен.