защо след оформление и симулация на времето се провали ?????????????????

G

gauz

Guest
Здравейте, имам дизайн, RTL симулация е добре, и след това 1, след като синтез (ise62) порта (превежда) данни за симулация изход е ОК, докато там са констатираните нарушения при стъпало симулация. Мисля, че това е разумно 2, след карта, доклада на ISE държат нарушение. , когато тичам симулация, изходът резултат е unknow (х). след това посочете "+ no_notifier", резултатът е ОК. това е разумно. 3, след P & R, ДАТ практика не времето нарушение, но когато стартирате симулация, продължават да съобщават за нарушение на времето в "X_FF", и резултатът е все още unknow (X), какво става? Мисля, че там не трябва да бъде всяко нарушение повече с времето STA, фиксирани. може някой да помогне?? Благодаря милиона! gauz [б] [/B]
 

Welcome to EDABoard.com

Sponsor

Back
Top