е необходимо да се resynchronize нулирането тук?

[jan2008]

в моята дизайн, PLL и часовник делител се нулират от rstn, часовник делител е свързан с PLL продукция, clk_a / clk_b / clk_c са генерирани от часовник разделител.Трябва ли да използвам rstn директно за модули часовник от clk_a / clk_b / clk_c, или resynchronize rstn с clk_a / clk_b / clk_c, произвеждащи rstn_a / rstn_b / rstn_c и да ги използват за модули часовник от съответните часовник?Кога трябва да възстановите resynchronization да се използват?

 

[archillios]

Мисля, че все още се нуждаят нулиране синхронизация.В rstn не е гарантирано да бъдат синхронизирани с PLL часовник изход.

 

[raul_777_h]

Мисля, че проблемът е как широчина на rstn е плюс.Има няколко случая:
1.на rstn voilated време за възстановяване или премахване.
2.Дори и да възстановите synchrinized.плюс, ако е твърде тесен, clk_a / clk_b / clk_a не може да го проба.

По този начин, мисля, че трябва да се уверите, че rstn плюс е достатъчно широк.