ефект на чувствителност списък на хардуера, генерирани в VHDL

[s3034585]

здрасти някой може да ми каже какъв е ефектът от премахването на сигнали от списъка в чувствителността VHDL код. долу е код за него. първоначално само сигнал, а е споменато в списъка на sensitvity, а след това по-късно и двете А и Б са споменати в списъка на чувствителността. Може ли някой да ми каже разл в изхода и хардуер, генерирани в двата случая. Благодарение лице изпитание е Port (в std_logic б: в std_logic в: изход std_logic); края на съдебния процес; архитектура Поведенчески на съдебния процес е да започне процес (а) започва, ако (= "1" и б = '0 ') или (= '0 'и B = "1"), тогава в

 

[gnomix]

[Цитат = s3034585] здрасти може ли някой да ми каже какъв е ефектът от премахването на сигнали от списъка в чувствителността VHDL код. долу е код за него. първоначално само сигнал, а е споменато в списъка на sensitvity, а след това по-късно и двете А и Б са споменати в списъка на чувствителността. Може ли някой да ми каже разл в изхода и хардуер, генерирани в двата случая. Благодарение лице изпитание е Port (в std_logic б: в std_logic в: изход std_logic); края на съдебния процес; архитектура Поведенчески на съдебния процес е да започне процес (а) започва, ако (= "1" и б = '0 ') или (= '0 'и B = "1"), тогава в

 

[tut]

Пропускането на сигнала в списъка на чувствителността в резултатите на VHDL в симулация / синтез несъответствие .. В симулация, ф навик да получите желания резултати "Защото този процес няма да задейства, когато е налице събитие по неизпълненото сигнал ... Но всички (прочетете по-големи?) Инструменти за синтез игнорират чувствителност списък, така че u'll получите желаната хардуер .. пф ..

 

[eltonjohn]

HI .. VHDL е присъщ общи паралелен език .. Има не регистрира логика примитиви. Im за да използвате езика в "поведенчески" ниво на абстракция ... Това означава, да го използвате, за да определят поведението на верига с течение на времето, ние трябва да "сила" последователно отчети. В логиката синтез има едно златно правило, изпълнявани от синтеза компании за това как да се предполага ", регистрирана LOGIC". Това се прави с ПРОЦЕС НА ОТЧЕТ .. правило протича по следния начин: процес, използван за регистрирани LOGIC 1) напишете процес, че "НЕ" включва всички входове в списъка чувствителността 2) използване incompletly определени ", ако най-elsif" (обърнете внимание на elsif тук), за да се предполага, че един или повече сигнали трябва да притежава им стойност (това е ключът) 3) Използването на променливи по такъв начин, че те държат тяхната стойност между итерациите на процеса .. -------------------------------------------------- --------------------------- ПРОЦЕС, използвани за LOGIC комбинаторна 1) Чувствителността списък включва всички суровини, 2) assigment отчети, написани за процеса ИЗХОДИ покриват всички възможни комбинации на процеса входове

 

[barkha]

=> Чувствителност списък е набор от сигнали, на който процес е чувствителен. Всяка промяна в стойността на сигнали в списъка на чувствителността ще доведе до незабавното изпълнение на process.If списъка на чувствителността не е посочено, трябва да включва изявление търпение да се уверете, че процесът ще спре. Чувствителност списък трябва да се състои на всички сигнали, които се четат от вътрешната страна на процеса. => Синтез е процесът на генериране на верига / порта внедряване на ниво от VHDL модел "Първи Разминаване Симулация Синтез, ако не чувствителност списъка, дадени в процеса ...." Синтез инструменти често пренебрегват чувствителност списък, но симулационни инструменти не ... Ако не е правилното чувствителност списък, посочена в процес, забравени сигнал ще доведе до разлика в поведението на симулирания модел и синтезираният дизайн