ефект на митото цикъл на загуба часовник власт

[a_shirwaikar]

Здравейте, аз исках да знам, ако задължението цикъл на часовника сигнал директно се отразява на разсейване на мощност? цикъл мито определят средно напрежение над един часовник период, така че загуба на мощност настъпили поради разсейване часовник мощност ще зависи от един и същ, не би? Всяка помощ ще бъде много оценявам. Благодаря!

 

[Georgy]

С зависимост от ситуацията може да бъде или не. Какво е схема на приложение е?

 

[leo_o2]

За чистата логика верига, неговото влияние трябва да бъде малка, ако задължението цикъл не е близо до 0 или 100%.

 

[Teddy]

Нека разгледа CMOS процес. Ако давате 50% такт задължение да инвертора, което е средно ток през инвертор получава от захранването? След промяна на работен цикъл до 90% и 10% ще видите разликата е miniskule. Това е така, защото в CMOS това не зависи от нивото на напрежение, но на прехода. Ако имате 0% или 100% dutycycle същото инвертора ще имат IDD = 0. Но когато промените смяна на честотата на йодния дефицит, ще се промени също. Да, когато VDD ще се премести от 1V на IDD 5V ще се промени също. Причината е, че потреблението на енергия на CMOS инвертор е най-вече кръст течения между VDD и GND (I пренебрегване зареждане на портата и т.н.)

 

[a_shirwaikar]

това е вярно .. но какво да кажем просто разсейване на мощност на часовника сигнал поради съпротивата предаване тел / импеданс? формата на топлина или други фактори? е, че наистина незначително? и уж, които зависят от средно напрежение часовник през един период? Аз съм се пренебрегва CMOS инвертор в мислите ми тук и просто да се акцентира върху размножителен сигнал часовник чрез проводник с краен физическа съпротива ..

 

[leo_o2]

Анализ на гореспоменатите не поема изтичане в устройство, което е вярно за стари процес. Въпреки това, за дълбоко под-микро процес, изтичане става все по-голям и по-големи. Ако това изтичане се счита, работен цикъл може да повлияе на консумацията на енергия. И устойчивост на тел също така ще допринесе повече консумация на енергия.

 

[Georgy]

И съпротива тел също така ще допринесе повече консумация на енергия.

Ако дължината на тел е страхотно. Активното съпротивление е много малък, реактивен съпротивление не е консумация на енергия.

 

[Teddy]

Натоварването ефекти или изтичане не са пренебрежимо малки - просто опростени. Но в същото време - изтичане е значително, ако отидете при 65nm (Съмнявам се, хората тук правят нещо подобно) капацитивен товар - какво прави? забавя ръбове, тъй като изход FETs трябва да отговаря на товара. Така че, дори ако значително опростени тя все още държи. Мисля, че това е добра хартия: focus.ti.com/lit/an/scaa035b/scaa035b.pdf

 

[a_shirwaikar]

благодарение на Теди .. ф са ли някакви по-добри връзки към статии по потребление на електроенергия в CMOS IC и методи за минимизиране на същото?

 

[grvkpr18]

Това зависи от това дали дизайнът е ниво задейства или край задейства

 

[RCinFLA]

За CMOS порти, средно диск ток е C * V * F, където C е вход капацитет, V е напрежение, и F е тактова честота. Тя е една и съща за всяко мито цикъл и текущата импулси възникнат по време на прехода. Така се получава обща мощност като CFV ^ 2, пренебрегвайки опасността от изтичане. Теч превърне в значителен проблем за дълбоки процеси submicron. Тя започва да се превърне в реален проблем на 90 нм и по-малки геометрия. Много submicro IC имат няколко порта оксид дебелини на прага за контрол порта. Долен праг даде по-бързи устройства, но по-високи емисии. По-висок праг дава по-нисък но по-бавно изтичане устройства. По-дебел окис е необходимо също така за по-високо напрежение I / O. За комплекса IC дървото часовник може да бъде signficant ехидна за общото потребление на енергия чип. Стробиращо клон часовник е нает да затвори часовник на неактивните функционалните блокове в IC за да пести енергия.