един въпрос за проектиране висока скорост смяна масив

[leasue]

Dear All,
Аз съм един проектиране висока скорост смяна масив схема за някои специфични ползване.Тя изисква смяна масив работа във висока честота от 100MHz.Това означава, че преминаването сигнали карам CMOS транзистори да затворите или да отворите по-малко 10ns.Моят въпрос е, че от време на забавяне на 0.6μm CMOS транзистор е около 1ns, и срока за времето на кабели свързващи различни смяна транзистори и смяна сигнали се различават драстично поради разположението, как бих могъл да споделите с преминаването на тези транзистори работят синхронно?Искам да ги затвори или преминаването към отворен държавата в същото време и в същото време на забавяне.
Всяка помощ ще бъдат оценени.Моля, помогнете ми да го разбера.Благодаря много.

С най-добри пожелания.

Джени.

 

[erikl]

with the necessary timing restriction limits for both clock & signals

Използвайте или автоматизирана часовник дърво поколение
с необходимите ограничения времето ограничение за часовник двете & сигнали
или симетрични употреба оформление (по отношение на дължината на сигнала двете линии & часовник).