динамичен и сравнителен КПР в pipelined ADC

[tyd]

Аз съм просто begineer в аналогов design.I верига има нужда от помощ за динамично в сравнение pipelined ADC.I имат две КПР което е свързано с ADC които влизаха в състава на две динамични сравнение.Whe ги тест поотделно, те работи fine.But когато се свържете към КПР ADC, изходът от един КПР не е correct.I документи за търсене problem.It казва, че това се дължи на товарене ефект.За въвеждане на капацитет трябва да се increased.I опитвам този начин, но тя не работи.За изход от друга workd глоба КПР когато свързан да ADC.But проблемът е, че един часовник цикъл трябва да се ouput.I искате да получите изход цикъл часовник половина за всяка stage.I Надявам се, че може да получите предложения за this.Thank ти така много за вашата помощ.Added след 1 часа 2 минути:Забравих да спомена в моя въпрос, че използвате основния капаче за сравнение в под-ADC.I се опитаха да пуснат два interters в края на ADC за първи case.It работа doean't.Buw когато сложих идеален буфер (vcvs в ритъм) между под-ADC и под-DAC.It workd глоба.Как мога да замени този идеал burrer с проста схема trnasistor ниво.

Благодаря много за помощта ви.

 

[ocarnu]

Както разбирам, че може да бъде проблем на о undersizing транзистори управление на капацитет.Направете Ш / Д-големи.

 

[tyd]

Благодаря ви за help.But изглежда, че аз трябва да се намали размера на вложените капацитет.

 

[sunking]

и може да се намери добър Comp.от хартия за този форум