дизайн pipelined ADC

[Guest]

Защото pipelined ADC последния етап не може да бъде коригирана цифров, трябва да се използва специален метод за справяне с?Има ли някой, който знае как да го направиш?В тезата на Бъркли Abo, той не споменава, че?Или там не е необходимо да се направи това?

 

[EZT]

Здрасти.
Както знаете, за грешка и шума на този последен етап ще бъдат разделени от цялата печалба от предишните етапи, за да има входно-по грешка или шум.Затова си дизайн ще бъде много се отпуснете.Условно приемем, че на този етап не съдържа никаква грешка на всички.

be degraded dramatically.

Но ако това предположение не важи, нямаше да има грешка в LSB на крайния изход и общия брой SNDR няма да
бъде драстично влошени.Това е основната причина, че никой не говори за методологията на последния етап на проектиране.

С уважение,
EZT

 

[Guest]

EZT,

Благодарности.Въпреки това, ако последният не се поправя малко, ще има по-голям от DNL 1bit.Как е промишлен хората мислят за това?

Оценявам

 

[Guest]

Просто го поставят на върха, за да привлекат повече внимание.

 

[talama]

Здрасти
Искам да предават данни от ADXL202 към компютър, не мога да разбера ADC на AVR, така че аз искам да помогна на този проблем

 

[schwang1970]

просто съдят прост флаш ADC, последно точност етап се разгражда.Първи етап е най-важното.

 

[carlyou]

EZT, ако искам да направя 10bit, 100Mbps тръбопровод ADC проектиране на системи, на системно ниво, как да се започне и параметри, които следва да бъдат взети под внимание?
Carl