дизайн проблем

[adanshen]

всеки орган, срещат вид проблем, който ви проектантски работи най-добре
FPGA, но не успее в реално чип?може да ви разкаже историята?

 

[eziggurat]

Имам опит някои FPGA проблеми, когато започна като завършил инженер.Някои от проблемите са общо с mestability и въпроси на времето.При откриване на грешки на FPGA, дизайнът винаги са тестови точки за вътрешния сигнали и те са свързани до тест игли в печатната платка.Повечето от времето съм Debug реалната чип чрез този метод (чрез осцилоскоп и анализатор логика) и това изглежда да ми даде по-добро разбиране на проблема.Проблемът се случи в реалния живот, аз обикновено проучване на входа на устройството и симулиране на сценарии в Modelsim.

Фирмата Аз работя за да не следват подходящ план за проверка.Те скоро програмата на устройството (най-вече един път програмируем) и тест в хардуера, така че проектът не е напълно тествани в симулация.Някои от най-лошия случай не се взема предвид.

Друг път, аз съм отстраняване на недостатъци на други хора като оптимизиране на кода си и да го коригират да отговарят на спецификациите.Понякога това е разочароващо, когато търсят в няколко стотици редове с код и документация не е предвидено, но постепенно преодоляване на това препятствие.Когато започнете да пишете VHDL код, понякога се изготвя блокови диаграми и определяне на броя на джапанки и комбинаторен логика, използвани за проектиране.Понякога тя може да бъде longwinded.

Моята фирма просто наскоро въведе дизайнер HDL така че аз съм в момента учи как да използвате софтуера за следващия проект.

Един проблем, имам опит неотдавна, когато се свързвате към друг IC на FPGA.И двамата се захранва от две различни линии.Когато властта FPGA надолу, разбрах, на FPGA все още се захранва от други IC дължи на връзката.Това е maily дължи на захранването не е заземен правилно, но в моя случай аз използвам една tristate буфер, за да tristate продукцията IC на FPGA.

Eziggurat

 

[zape]

Когато казваш "работи добре на FPGA, но не успее на реални чип", предполагам, че искаш да кажеш, че той работи във функционалния си симулация.Бих проверите времето доклади от синтеза и инструмент номинална (получите едно око на времето анализи покритие).Ако тези цифри са валидни проверите асинхронни интерфейси и външни връзки, сигнали между различни домейни часовници, нулира ...

Успех

 

[brmadhukar]

Здрасти

За дизайна на работа в мястото, FPGA и симулация на маршрута е адекватна.

От FPGA за ASIC:
1) Да тона на симулация.
2) кръстосана проверка на проектирането
3) Да не се игнорира всички предупреждения

Най-добър късмет