две изход в симулация време, трябва само един изход

[Mkanimozhi]

Здравейте на всички,
В VHDL трябва да направя, за модул 2 powwer допълнение б, когато задам стойности за експонат в самата програма е производството на стойност 0 и в симулация времето, когато дам gaves за това, че е като стойността и производство на две изходи, както и за моден стойност 0 и действителното въвеждане's сума, аз трябва да се избегне 0 стойност и по мое време се пускат само всичките ми opeartions следва да направи, как да направите това, ми даде ценен Ур предложение

постоянен две: цяло число: = 2;
сигнал направено: булев: = FALSE;
започвампроцес
започвам
сервирам key_r, const_i;
сума <= key_r const_i;
two_power_b <= две ** Б;
Готово <= вярно;
край процес;

процес
започвам
изчакайте, докато направи = вярно;
mod_sum <= conv_integer (сума) two_power_b Министерството на отбраната;
sum1 <= conv_std_logic_vector (mod_sum, (N / 2));
край процес;с уважение
kaniomzhi.m