генерира случайни числа в VHDL

[k_cheng_aun2000]

Някой знае ли как да се прилагат случаен генератор число между -1 до 1 на VHDL използване Qu (до) rtus II софтуер.

благодарности

 

[jamesyang1209]

В цифрова система, всички данни е 0 или 1.
Къде е източник за семена от генератор на случайни номера?

Опитахме се използват мета-стабилна, за да генерира семена.
Можете също да използвате РТК (в реално време часовник) вход, тъй като всеки път, когато времето принос ще бъде различен.
За ASIC без RTC, можете да се сетите за други идеи за това как да generae на семената в цифрова система.

 

[hoangthanhtung]

Знам, че примери за проблема си в www.xess.com сайт, но не точно памет връзка.Тя е написана от VHDL с чип FPGA на Xilnx използване Webpack, но мисля, че може да промени изследвания и да се прилагат от софтуер "Алтера".Успех